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　　程序很簡單，但是可以引申到很多小的細節(jié)

　　Library IEEE;

　　Use IEEE.Std_logic_1164.All;

　　Entity Parity Is

　　Port (

　　A: In STD_LOGIC_VECTOR (8 Downto 0);

　　B: Out STD_LOGIC

　　);

　　End Parity;

　　Architecture Parity_arch Of Parity Is

　　Begin

　　Process(A)

　　Variable Even:std_logic;

　　Begin

　　Even:=''0'';

　　For I In A''Range Loop

　　If A(I)=''1'' Then

　　Even:=Not Even;

　　End If;

　　End Loop;

　　B<=Even;

　　End Process;

　　End Parity_arch;

　　在這里用到了LOOP語句，在VHDL里有3種循環(huán)方式

　　1:Loop...........2while Condition Loop........3for Identifier In Range Loop....

　　LOOP的形式實現(xiàn)一個無限循環(huán)，可以提供跳出循環(huán)的方法，但用處不大

　　第二種形式很有用，但退出循環(huán)的條件預(yù)先知道。1076。6RTL綜合標準不支持While形式。

　　最后一種形式是最有用的，我們可以用這種形式循環(huán)處理長度為N向量的每一位

　　For I In 0 To N-1 Loop

　　也可以采用 For I In A''Range Loop這種形式A''Range記取A的向量長度-1

　　我們可以采用Synplify_pro綜合一下，通過觀察生成的RTL文件，我們可以了解LOOP語句生成的結(jié)構(gòu)