1 系統(tǒng)總體設計

　　本數(shù)據(jù)采集系統(tǒng)的設計主要分為硬件和軟件設計兩部分。其中硬件設計主要包括信號調(diào)理、A/D轉(zhuǎn)換、數(shù)據(jù)存儲、控制部分以及USB接口部分等實現(xiàn)內(nèi)容。

　　系統(tǒng)軟件設計分為USBN件(Firmware)、USB設備驅(qū)動程序以及主機應用程序三部分內(nèi)容。在Windows操作平臺下，主機應用程序通過USB設備驅(qū)動程序與系統(tǒng)硬件接口USBDI(USBDeviceInterface)進行通信，然后由系統(tǒng)產(chǎn)生USB數(shù)據(jù)的傳送動作。固件則是運行在接口芯片中的代碼，用以響應各種來自系統(tǒng)的USB標準請求，完成數(shù)據(jù)的交換工作和事務處理。系統(tǒng)結(jié)構(gòu)框架圖如圖1所示。

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　　2 系統(tǒng)硬件設計

　　USB數(shù)據(jù)采集板硬件電路設計實現(xiàn)共分為5大部分，它們分別是信號調(diào)理、A/D轉(zhuǎn)換、數(shù)據(jù)存儲、控制部分以及USB接口部分。

　　2.1 信號調(diào)理

　　信號調(diào)理部分由脈沖計數(shù)式鑒頻器完成。它由四部分組成(如圖2所示)，即過零比較器、微分電路、脈沖形成電路和低通濾波器，輸入的調(diào)頻波Ui(t)經(jīng)過零比較器后變成調(diào)頻方波信號U1(t)，調(diào)頻方波信號通過微分電路后變?yōu)槲⒎置}沖序列U2(t)，微分脈沖序列經(jīng)過脈沖形成電路后變?yōu)榈让}寬的方波脈沖序列U3(t)，等脈寬的方波脈沖序列通過低通濾波器后就輸出調(diào)制信號Uo(t)。鑒頻器各部分的波形如圖3所示。

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　　2.2 主控芯片的工作方式

　　本設計采用的主控芯片是Cypress公司的USB2.0控制芯片CY7C68013，它與計算機通過USB接口相連，使設備能在PC機的控制下進行操作。USB主控芯片通過邏輯控制電路連接到FIFO和A/D轉(zhuǎn)換后的數(shù)據(jù)傳送至FIFO芯片進行緩沖，緩沖后的數(shù)據(jù)輸入主控芯片的從FIFO中，然后從FIFO以DMA(直接內(nèi)存存取)的方式經(jīng)由SIE(串行接口引擎)傳給PC機。

　　為了實現(xiàn)高速數(shù)據(jù)采集的功能，A/D芯片采用的ADl*，它是一款12位，最高轉(zhuǎn)換速度可達100kHz的A/D轉(zhuǎn)換芯片，考慮到對FIFO容量的需求，系統(tǒng)采用GPLD和FIFO來實現(xiàn)。選用IDT7205完成數(shù)據(jù)緩存。其最高工作頻率為133MHz，容量為8kB，能滿足設計要求。

　　CY7C68013與外設有兩種接口方式：通用可編程接口GPIF方式和從屬FIFO方式。GPIF的核心就是一個可編程狀態(tài)機，可產(chǎn)生6個控制和9個地址輸入信號，并能接收6個外部和2個內(nèi)部“ready”輸入信號。GPIF向外部接口產(chǎn)生正確的選通信號和握手信號，外部接口用于對FIFO數(shù)據(jù)的傳進和傳出。GPIF是主機的方式，而從屬FIFO方式是從機方式，它由外部控制器控制，可像對普通FIFO一樣對FX2的多層緩沖FIFO進行讀寫。FX2的從屬FIFO工作方式可設為同步或異步，工作時鐘可選為內(nèi)部產(chǎn)生或外部輸入，其它控制信號也可根據(jù)需要設置為高有效或低有效。

　　2.3 FlF0的數(shù)據(jù)緩存作用

　　由于A/D最高采樣頻率可達100MHz，而主控芯片CY7C68013中的FIFO只有4kB，不能滿足A/D數(shù)據(jù)轉(zhuǎn)換器的要求，因此需要在A/D和CY7-C68013之間增加一個高速的FIFO來緩存數(shù)據(jù)。FIFO是先進先出的數(shù)據(jù)緩存器，數(shù)據(jù)在其內(nèi)部順序?qū)懭?、順序讀出，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動加1完成。它具有雙口輸入輸出、采集傳送速度快等特點，能滿足高速數(shù)據(jù)傳輸?shù)囊?。由FIFO構(gòu)成的數(shù)據(jù)緩沖電路主要部分的接口電路如圖4所示。

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　　IDT7205有兩種工作模式，即IDT標準模式和FWFT模式。本設計中采用IDT標準模式，這種模式通過FF、PAF、PAE、HF、EF五個標志位來實現(xiàn)數(shù)據(jù)的傳輸。/WEN(寫使能端)置為有效時，數(shù)據(jù)可以寫入FIFO。在WLCK(寫時鐘)的控制下，數(shù)據(jù)持續(xù)寫入FIFO，當?shù)谝粋€數(shù)據(jù)被寫入時，/EF(空標志)無效，數(shù)據(jù)不斷地寫入FIFO，即將寫滿時/PAE(將空標志)無效，/PAF(將滿標志)有效，表示FIFO即將寫滿。當FIF0寫滿時，/FF(滿標志)置為有效，控制A/D芯片停止寫數(shù)。開始讀數(shù)據(jù)時的第一個讀操作使/FF置為無效，此時開始持續(xù)地讀取數(shù)據(jù)，當FIFO中數(shù)據(jù)減少到一定程度，會使/PAF(將滿)和/HF(半滿)兩個標志位置為無效，持續(xù)讀出數(shù)據(jù)，而不寫入數(shù)據(jù);當FIFO中只剩下N個字時(N為空狀態(tài)的缺省值)，/PAF有效;當FIFO中的數(shù)據(jù)被全部讀出時，/EF置為有效，此時控制主控芯片停止讀取數(shù)據(jù)，與此同時A/D也開始下一個讀取數(shù)據(jù)過程。