2022年的PCI-SIG開發(fā)者大會上，PCI-SIG宣布了下一代的PCIe 7.0規(guī)范，計劃在2025年向其成員發(fā)布。近日PCI-SIG宣布，發(fā)布PCIe 7.0規(guī)范的0.3版本，這表明PCI-SIG組織成員已經(jīng)就即將推出的技術的關鍵特征和架構達成了一致。

PCIe 7.0規(guī)范的數(shù)據(jù)傳輸速率將再次倍增，達到128 GT/s，大幅度高于PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。一個PCIe 7.0 x16通道可以支持512 GB/s，使用了四級脈沖幅度調制（PAM4）信令和1b/1b flit模式編碼和前向糾錯（FEC），這些都延用了之前PCIe 6.0規(guī)范的功能。

PCIe 7.0規(guī)范需要更短的PCIe走線，這使得根設備和端點設備之間的距離進一步縮短。目前要實現(xiàn)PCIe 5.0的設計，需要更厚的PCB和更高質量的用料，也就是說使用材料的成本提高了，暫時還不清楚PCIe 7.0對于這方面的考慮。

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從1992年的PCI1.0，到2025年的PCIe7.0，PCIe已經(jīng)廣泛應用于電子產品中。特別整理十張圖回顧一下PCIe的基礎知識。

圖一：

Peripheral Component Interconnect Express(PCIe)

圖二：

PCIe Topology

圖三：

PCIe Basic

圖四：

Gen3/4 insertion loss

圖五：

Redriver & Retimer

圖六：

Impedance match ：85+/-20% & 100+/-20%

Distance between adjacent traces：4H&3H

圖七：

How to handling via

Each via loss budget 1dB/Gen4 & 0.5 dB/Gen3

圖八：

About of Void Through as many as possible, other document recommend ＜15mils.

圖九：

How to place AC cap

圖十：

Cross talk mitigation

編輯：黃飛

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