引言

高精度時間基準已經成為通信、電力、工業控制等領域的基礎保障平臺之一。時統設備通常采用晶體振蕩器作為頻率標準，但都由于晶振老化和溫度變化等原因導致其頻率長期穩定度差。隨著GPS技術的發展和應用，利用GPS作為精確時間源的優良特性來同步本地時鐘信息。但在實踐中由于GPS提供的1pps信號經常受到干擾，如磁場干擾，多徑誤差等，造成誤將干擾信號作為正常的1pps信號或GPS信號跟蹤丟失等問題，導致測控系統出現誤差過大現象，精度和穩定性難以保證。故1pps信號不能直接從GPS接收板作為精確的同步信號，必須通過技術處理，使其保持高精度和工作連續穩定性。目前針對上述問題文獻多使用分立器件或單片機作為主控制器，需要添加外圍時間間隔測量或鑒相等電路，不適宜用于壓控晶振頻率較高的場合。

本文是利用GPS提供的1pps秒脈沖信號，為解決上述問題，在FPGA（fieldprogrammablegatearray）的基礎上利用干擾秒脈沖信號消除和偏差頻率平均運算等方法，減少外圍電路，既消減了GPS時鐘信號的隨機干擾誤差，又消除了本地晶振時鐘信號的累計誤差，從而控制本地壓控晶振輸出頻率，提高晶振的長期穩定性。

1、頻率控制系統結構及工作原理

FPGA頻率控制系統總體結構原理框圖如圖1所示。系統輸入是GPS接收機在跟蹤衛星時產生的1pps秒脈沖信號，邏輯電平輸出，高電平持續時間為1.01±0.01ms，以高電平的上升沿作為秒脈沖信號輸出的基準時間［9-10］。數字控制電路為FPGA控制電路，主控芯片為EP1C6-——144TQFP，可以反復軟件編程，修改電路方案，外圍硬件電路少，可靠性高。該電路將測量本地壓控晶振產生同步秒脈沖與1pps秒脈沖之間的相位差，采用干擾秒脈沖信號消除和偏差頻率平均運算等方法得到同步信號所需的相對頻差。D/A轉換器將相對頻差轉換為模擬控制電壓，反饋到本地恒溫壓控晶振的控制端調整高穩晶振的頻率信號，減小與1pps秒脈沖的同步相差，從而提高振蕩器高頻準確度和長期穩定性，實現數字同步時鐘的馴服功能。

圖1 ?FPGA頻率控制系統總體結構原理

2、系統功能設計

系統功能設計主要包含硬件設計和軟件設計2大部分，如圖2所示。軟件實現部分為：以VHDL編程語言實現GPS信號對晶振的馴服功能，包括如何消除GPS干擾信號的方法，實現GPS同步時鐘的方法，丟失GPS信號后繼續對晶振頻率的馴服控制，以及輸出本地同步秒時鐘信號。硬件實現部分為：D/A轉換器提供轉換后的模擬控制電壓，恒溫壓控晶振根據模擬電壓校準頻率，并反饋回FPGA處理器。

圖2 ?系統功能設計

2.1、干擾信號判斷及消除

1pps秒脈沖信號以方波形式輸出，高電平表示有秒脈沖輸出，高電平脈沖寬度不是恒定值，持續時間約為1ms，有0.01ms的誤差，這就導致在1pps信號高電平期間的晶振計數值不相等。另外由于干擾，接受到的1pps信號中有干擾脈沖信號，若把干擾脈沖上升沿作為1pps信號的上升沿開始計數，計數結果必然不準確，所測得的晶振頻率值與實際值偏差過大。需要軟件判斷出干擾信號并作出處理。

數字電路中干擾脈沖的高電平持續時間多數是微秒級，很少有超過1pps秒脈沖信號高電平持續時間的，因此以秒脈沖高電平持續時間作為判斷依據，以本地壓控晶振計數來實現計時功能。晶振標稱頻率是10MHz，2ms的計數值理論值為20000。在晶振高頻脈沖輸出事情發生clk‘eventandclk=’1‘的前提下，遇到1pps信號事件sclk’eventandsclk=‘1’開始計數，同時用寄存器counter4保存計數值，如超過2ms高電平的脈沖信號為正常1pps信號，若小于2ms則認為是干擾信號，寄存器counter4計數值返回至該信號脈沖上升沿前的計數值。

2.2、頻率偏差值計算

為了校準晶振輸出信號頻率，需要將頻率偏差值計算出來，計算出對應調整數值，通過D/A轉換器變為模擬電壓，并反饋給恒溫壓控晶振，以此達到調整的目的?？梢杂靡辉位貧w模型對輸出的晶振秒時鐘與GPS秒時鐘的頻率偏差進行分析。

由于本地恒溫壓控晶振短期穩定度高，小于1×10-10/s，可以不考慮晶振秒脈沖的隨機誤差，只考慮累積誤差產生的頻率偏差及線性漂移誤差，晶振分頻秒時間序列的第x個秒時鐘的時間誤差e（x）為：

e（x）=a+bx+cx^2（1）

式中：a為秒時間序列的初始誤差，b為頻率偏差的誤差系數，c為頻率線性漂移的誤差系數。

通過一元二次回歸分析可得式（1）的晶振誤差估計值服從正態分布：

^e（x）=^a+^bx+^cx2～N（a+bx+cx2，D（^e））（2）

根據回歸分析，可得，當x=n時，秒時鐘的時間誤差的方差有最大值Dmax。通過分析上式最大方差Dmax與回歸分析樣本數n之間關系得，樣本數n越大，最大方差Dmax越小，也就是晶振分頻秒脈沖與GPS秒時鐘的偏差越小。但樣本數n不能取無限大，受FPGA軟硬件資源的限制，一般來說，當n≥3時，調整后的晶振分頻秒脈沖的時間偏差小于GPS秒時鐘的偏差，可以滿足要求。

上述方法需要在1s內累積晶振計數值，需要有24位的寄存器存儲計數值，對芯片運算處理速度要求過高，且占用較多FPGA資源，影響控制速度。在此基礎上，本文采用偏差頻率平均運算的方法。即將每s內晶振分頻秒脈沖與GPS秒時鐘偏差值求出，每3個樣本時間作為控制的循環周期，3s累加內總偏差值為Z=Z1+Z2+Z3，求得循環周期平均偏差值Z0=Z/3，在下一循環樣本周期內，每秒反饋給晶振，調整晶振輸出頻率。

晶振分頻秒脈沖與GPS秒時鐘偏差值具體方法為：用寄存器counter1存入每s內晶振的計數值，理論計數值為1×107個晶振脈沖。寄存器counter2為秒時鐘計數器，當判斷1pps信號為非干擾信號后，寄存器counter2自加1計數。正常秒脈沖頻率的偏差值在±128范圍內，超過范圍則是超差信號，不作處理，故利用寄存器counter1的低8位作為誤差頻率的寄存器counter3。當counter2值達到循環控制樣本數3時，做平均偏差頻率計算，結果存入寄存器——counter7輸出。

方案仿真波形如圖3所示。因理論計數值較大，實際程序運算時間過長，結果難以清楚觀察，對1個秒脈沖時間內的晶振脈沖數減小，為15個晶振脈沖。數據減小不影響方案的驗證。可以看出，在counter2寄存器計數到3個秒脈沖的1個控制循環周期內，低8位的頻率平均誤差為15，counter7寄存器得到的余數也為0001111。結果表明該方案可以準確得到頻率偏差值。

圖3 ?方案仿真波形