遠程通信系統和遠程監控系統對信號傳輸有兩方面的要求：一方面要求接口靈活且有較高的數據傳輸帶寬；另一方面要求系統的傳輸距離遠。傳統接口如UART，USB，以太網等在傳輸帶寬和傳輸距離上均無法滿足要求。

低壓差分信號(LVDS)是一種低擺幅的差分信號技術。LVDS的恒流源模式及低擺幅輸出使傳輸速度可以從數百Mb／s到2 Gb／s以上。差分傳輸方式使LVDS信號對共模輸入噪聲有更強的抵抗能力。LVDS技術功耗低，100Ω的負載電阻功耗僅有1．2 mW。這些特點使得LVDS技術廣泛應用在許多要求高速度與低功耗的領域。

隨著半導體工藝進步，現場可編程邏輯陣列(FPGA)的性能和集成度在不斷提高，同時成本在下降。FPGA片內資源豐富且靈活性強。通過配置邏輯資源和I／O，可以生成支持各種標準的接口，適合完成接口間的通信工作。FPGA的可重構性使相同的硬件環境可以實現不同的功能，節約了系統升級和更改的成本。

1 系統構成及原理

高速數據傳輸系統的原理框圖如圖1所示。整個系統由發送板、接收板和傳輸線三部分組成。

高速數據傳輸系統的原理框圖

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發送板主要由接口電路、FPGA和電纜驅動電路組成，完成的功能是將輸入的各種信號轉換為串行數據幀通過傳輸鏈路進行傳輸。接收板主要由接收均衡電路、時鐘恢復電路、FPGA和接口電路組成，實現將串行數據幀接收并恢復成原始信號的功能。傳輸線選用同軸電纜。與雙絞線相比同軸電纜的抗干擾能力強、傳輸距離遠，與光纜相比同軸電纜的成本低。同軸電纜適合本系統這種傳輸速率低于200 Mb／s，傳輸距離小于300 m的應用場合。

系統的輸入信號包括串口信號、網絡信號和并行視頻信號等。分別選用MAX232，RTL8201，SN74LVC4245等芯片組成接口電路，將輸入信號轉換為FPGA支持的LVTTL／LVCMOS電平信號，起到保護器件和增加信號驅動能力的作用。

接收板FPGA首先完成系統輸入信號的接收工作，再將異步時鐘域的信號轉換到統一的系統時鐘下，接下來將信號并串轉換并添加起始位、停止位和校驗位組成特定的幀格式，然后對其進行8 B／10 B編碼，最后通過差分I／O以LVDS電平輸出。接收板FPGA接收到串行信號后將信號解碼、解幀，抽取出原始數據進行恢復，最后通過相應的I／O將恢復后的信號輸出給各接口。

從FPGA直接輸出的LVDS信號在100 Mb／s傳輸速率下傳輸距離不足10 m，需要使用電纜驅動電路增加LVDS信號的驅動能力，同時使用接收均衡電路補償通過電纜傳輸后衰減的信號，達到加強系統長距離傳送能力的目的。

如果使用1根同軸電纜傳輸時鐘，其余傳輸數據，會因為無法保證這些電纜嚴格等長導致接收數據的建立時間和保持時間無法滿足后級電路的要求。另一方面，經過傳輸后時鐘信號的Jitter會增加，使FPGA內部的PLL無法鎖定時鐘。本系統電纜上傳輸的都是數據信號，接收端同步時鐘通過時鐘恢復電路從串行數據中還原。

2 系統的硬件設計

2．1 FPGA部分電路設計

系統選用Xilinx公司Spartan3系列的FPGA：S3C500E。它有10 476個邏輯單元，232個I／O，4個時鐘管理模塊(DCM)，存儲器包括360 Kb的塊RAM和73 Kb的離散RAM。所有I／O可以組成92組LVDS差分對，最高輸入輸出速率高到622 Mb／s，所以系統不需要額外的電路實現LVDS接口。DCM模塊可以將輸入時鐘靈活的倍頻或降頻，最高工作頻率達到311 MHz。以上參數和性能不僅滿足當前的設計需求，而且為系統的升級保留了充足的設計余量。FPGA外圍電路包括時鐘部分和配置部分。時鐘使用電路板上的晶振提供，通過GCLK腳與FPGA相連。GCLK是專用時鐘引腳，這個腳的驅動能力強，到所有邏輯單元的延時基本相同。配置電路采用主動SPI模式。相比其他模式，主動SPI模式的外圍電路簡單、體積小、成本低。而且SPI FLASH的容量大，除了存儲配置文件，還可以存儲其他用戶數據。S3C500E的配置文件大小為2 Mb，本系統采用存儲量為16 Mb的M25P16作為配置存儲器。

2．2 傳輸部分電路設計

傳輸部分設計包括選擇同軸電纜和設計相應的發送接收電路。本系統選用的同軸電纜型號為SVY-50-3，成本低、性能好。這款電纜的特征阻抗為50 Ω，速率150 MHz時信號傳輸100 m的最大衰減為18．01 dB。它具有良好的屏蔽特性，可以在復雜的電磁環境中正常工作。電纜驅動電路和接收均衡電路分別選用National Semiconductor公司的芯片CLC005和CLC012。CLC005支持LVDS電平輸入，最高傳輸速率達到622 Mb／s，輸出信號峰一峰值從O．7～2 V。CLC012可以自動均衡頻率在50～650 MHz的信號。時鐘恢復器件選用CLC016，它的輸入信號來自CLC-012，輸出時鐘和數據接FPGA，恢復的時鐘在數據上升沿有效。CLC005和CLC012用于特征阻抗為75 Ω的傳輸系統，針對本系50 Ω特征阻抗的同軸電纜，需要改動外圍電阻配置，否則會因為阻抗不匹配引起信號反射，最終導致信號傳輸質量下降。相應的配置方式如圖2所示。

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配置方式

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