現(xiàn)場可編程門陣列的供電原理及應(yīng)用

FPGA概述

現(xiàn)場可編程門陣列(FPGA)是一種可編程邏輯器件，由成千上萬個完全相同的可編程邏輯單元組成，周圍是輸入/輸出單元構(gòu)成的外設(shè)。制造完成后，F(xiàn)PGA可以在工作現(xiàn)場編程，以便實現(xiàn)特定的設(shè)計功能。典型設(shè)計工作包括指定各單元的簡單邏輯功能，并選擇性地閉合互連矩陣中的一些開關(guān)。為確保正常工作，F(xiàn)PGA必須運用適當(dāng)?shù)?a target="_blank">電源管理技術(shù)。FPGA最初用于系統(tǒng)原型制作，最終量產(chǎn)時會用高速IC或ASIC代替。不過，近年來FPGA的性能有很大改善，成本則不斷下降，因此FPGA現(xiàn)已廣泛用于生產(chǎn)設(shè)計。

FPGA的功耗取決于許多不同因素，與設(shè)計密切相關(guān)。必須運用精確的功耗估算方法，才能確保電源系統(tǒng)符合FPGA要求。FPGA制造商會提供網(wǎng)絡(luò)工具，用于功耗計算。為了估算FPGA的功耗，計算程序需考慮設(shè)計資源運用、切換速率、工作時鐘頻率、I/O使用及其它許多因素。

FPGA主要有三種可配置元件：可配置邏輯模塊(CLB)、I/O模塊(IOB)和互連。其中，CLB提供功能邏輯元件，IOB提供封裝引腳與內(nèi)部信號線之間的接口，可編程互連資源提供路由路徑，將CLB和IOB的輸入和輸出與適合的網(wǎng)絡(luò)相連。CLB（或內(nèi)核）上施加的電壓稱為VCCINT。VCCO是IOB的電源電壓。一些FPGA還有其它電壓輸入，稱為VCCAUX。VCCINT（用于CLB）的典型值為1.0V、1.2V、1.5V、1.8V、2.5V和3V，電流可達(dá)10A或更高。CLB數(shù)量越多，則電壓越低，電流越高。啟動時，VCCINT必須單調(diào)上升，不得下跌。最常用的VCCO電壓（用于IOB）為1.2V、1.5V、1.8V、2.5V、3.3V或傳統(tǒng)系統(tǒng)中的5V。電流范圍為1A至20A。輔助電壓(VCCAUX)典型值為3.3V或2.5V。它為FPGA中的時間關(guān)鍵資源供電，因此易受電源噪聲影響。VCCAUX可以與VCCO共用一個電源層，但前提是VCCO不會產(chǎn)生過大的噪聲。

FPGA使用的電源類型

FPGA電源要求輸出電壓范圍從1.2V到5V，輸出電流范圍從數(shù)十毫安到數(shù)安培。可用三種電源：低壓差(LDO)線性穩(wěn)壓器、開關(guān)式DC-DC穩(wěn)壓器和開關(guān)式電源模塊。最終選擇何種電源取決于系統(tǒng)、系統(tǒng)預(yù)算和上市時間要求。

如果電路板空間是首要考慮因素，低輸出噪聲十分重要，或者系統(tǒng)要求對輸入電壓變化和負(fù)載瞬變做出快速響應(yīng)，則應(yīng)使用LDO穩(wěn)壓器。LDO功效比較低（因為是線性穩(wěn)壓器），只能提供中低輸出電流。輸入電容通常可以降低LDO輸入端的電感和噪聲。LDO輸出端也需要電容，用來處理系統(tǒng)瞬變，并保持系統(tǒng)穩(wěn)定性。也可以使用雙輸出LDO，同時為VCCINT和VCCO供電。

如果在設(shè)計中效率至關(guān)重要，并且系統(tǒng)要求高輸出電流，則開關(guān)式穩(wěn)壓器占優(yōu)勢。開關(guān)電源的功效比高于LDO，但其開關(guān)電路會增加輸出噪聲。與LDO不同，開關(guān)式穩(wěn)壓器需利用電感來實現(xiàn)DC-DC轉(zhuǎn)換。

FPGA的特殊電源要求

為確保正確上電，內(nèi)核電壓VCCINT的緩升時間必須在制造商規(guī)定的范圍內(nèi)。對于一些FPGA，由于VCCINT會在晶體管閾值導(dǎo)通前停留更多時間，因此過長的緩升時間可能會導(dǎo)致啟動電流持續(xù)較長時間。如果電源向FPGA提供大電流，則較長的上電緩升時間會引起熱應(yīng)力。ADI公司的DC-DC穩(wěn)壓器提供可調(diào)軟啟動，緩升時間可以通過外部電容進(jìn)行控制。緩升時間典型值在20ms至100ms范圍內(nèi)。

許多FPGA沒有時序控制要求，因此VCCINT、VCCO和VCCAUX可以同時上電。如果這一點無法實現(xiàn)，上電電流可以稍高。時序要求依具體FPGA而異。對于一些FPGA，必須同時給VCCINT和VCCO供電。對于另一些FPGA，這些電源可按任何順序接通。多數(shù)情況下，先給VCCINT后給VCCO供電是一種較好的做法。

當(dāng)VCCINT在0.6V至0.8V范圍內(nèi)時，某些FPGA系列會產(chǎn)生上電涌入電流。在此期間，電源轉(zhuǎn)換器持續(xù)供電。這種應(yīng)用中，因為器件需通過降低輸出電壓來限制電流，所以不推薦使用返送電流限制。但在限流電源解決方案中，一旦限流電源所供電的電路電流超過設(shè)定的額定電流，電源就會將該電流限制在額定值以下。

FPGA配電結(jié)構(gòu)

對于高速、高密度FPGA器件，保持良好的信號完整性對于實現(xiàn)可靠、可重復(fù)的設(shè)計十分關(guān)鍵。適當(dāng)?shù)碾娫磁月泛腿ヱ羁梢愿纳普w信號完整性。如果去耦不充分，邏輯轉(zhuǎn)換將會影響電源和地電壓，導(dǎo)致器件工作不正常。此外，采用分布式電源結(jié)構(gòu)也是一種主要解決方案，給FPGA供電時可以將電源電壓偏移降至最低。

在傳統(tǒng)電源結(jié)構(gòu)中，AC/DC或DC/DC轉(zhuǎn)換器位于一個地方，并提供多個輸出電壓，在整個系統(tǒng)內(nèi)分配。這種設(shè)計稱為集中式電源結(jié)構(gòu)(CPA)，見圖1。以高電流分配低電壓時，銅線或PCB軌道會產(chǎn)生嚴(yán)重的電阻損耗，CPA就會發(fā)生問題。

CPA的替代方案是分布式電源結(jié)構(gòu)(DPA)，見圖2。采用DPA時，整個系統(tǒng)內(nèi)僅分配一個半穩(wěn)壓的DC電壓，各DC/DC轉(zhuǎn)換器（線性或開關(guān)式）與各負(fù)載相鄰。DPA中，DC/DC轉(zhuǎn)換器與負(fù)載（例如FPGA）之間的距離近得多，因而線路電阻和配線電感引起的電壓下降得以減小。這種為負(fù)載提供本地電源的方法稱為負(fù)載點(POL)。

圖1 集中式電源結(jié)構(gòu)

圖2 分布式電源結(jié)構(gòu)

當(dāng)一個邏輯器件從邏輯1切換到邏輯0時，或者從邏輯0切換到邏輯1時，包括電源的輸出結(jié)構(gòu)暫時變?yōu)榈妥杩範(fàn)顟B(tài)。每次轉(zhuǎn)換均要求對信號線進(jìn)行充電或放電，這就需要能量。旁路電容的功能是在本地儲存能量，以提供轉(zhuǎn)換所需的能量。

本地儲存能量必須在較寬的頻率范圍內(nèi)可用。低串聯(lián)電感的非常小的電容用來為高頻轉(zhuǎn)換提供快速電流。高頻電容能量耗盡之后，較大、較慢的電容繼續(xù)提供電流。FPGA技術(shù)要求三種頻率范圍內(nèi)的電容，即高、中、低頻率范圍。這些頻率的跨度為1kHz至500MHz。

正確放置對于高頻電容（1nF至100nF低電感陶瓷片式電容）非常重要；對于中頻電容（10μF至100μF鉭電容或陶瓷電容）和低頻電容(>470μF)，這種重要性依次降低。之所以與放置有關(guān)，原因很簡單：從電容引腳到FPGA電源引腳的路徑電感必須盡可能低。這意味著該路徑必須盡可能短，哪怕要穿過實體接地層或電源層。1英寸實心銅層的電感約為1nH，因此距離極為重要。旁路電容過孔必須直接下行至接地層或VCC層。

高頻旁路電容，無論是在VCCINT還是VCCIO上，均應(yīng)安裝在相關(guān)VCC引腳的1厘米范圍內(nèi)；中頻旁路電容則應(yīng)安裝在VCC引腳的3厘米范圍內(nèi)。低頻旁路電容可以安裝在合理范圍內(nèi)的電路板上任意位置。當(dāng)然，離FPGA越近越好。

較新的FPGA有輸入/輸出旁路要求，因此以前用于低速或低密度設(shè)計的電容類型可能無效。根據(jù)所用材料、結(jié)構(gòu)和值的不同，旁路電容在整個頻率范圍內(nèi)有不同的串聯(lián)電抗。通過查看各種系列的數(shù)據(jù)手冊，可以得知某些電容更適合當(dāng)前所考慮的應(yīng)用。

圖3中顯示了電容阻抗隨頻率的變化曲線。阻抗最小值位于電容的自諧振頻率；超過此頻率后，寄生引線電感在“電容”的電抗特性中占據(jù)主導(dǎo)地位。圖中，業(yè)界標(biāo)準(zhǔn)型X7R單芯片、10nF陶瓷1206片式電容在50MHz時的阻抗為0.2Ω。然而，在500MHz時，該電容的阻抗約為3Ω。當(dāng)有效阻抗增大，負(fù)載無法使用電容所儲存的能量時，電容即無效。同時還必須考慮溫度范圍和老化效應(yīng)。一些電容在室溫時阻抗較低，但在極端溫度時則表現(xiàn)不佳。當(dāng)電容值較大（100nF至330nF）時，Z5U電容在高頻時的ESR可能較低。不過，這種電容不宜在10℃以下使用。作為+20%、–80%額定器件，這種電容要求幾乎兩倍的設(shè)計值才能安全使用。選擇旁路電容系列時，最好查看電容制造商的數(shù)據(jù)手冊。

FPGA電源設(shè)計可能會涉及5A、10A甚至更高的電流在PCB走線中流動。當(dāng)這種大電流存在并以開關(guān)模式（邊沿陡峭）隨時間變化時，顯而易見，噪聲、感應(yīng)電壓和電磁輻射(EMI)很可能出現(xiàn)，并可能導(dǎo)致電源工作異常。與配線電感相關(guān)的快速開關(guān)電流也可能會產(chǎn)生電壓瞬變，并導(dǎo)致其它問題。為使電感和接地環(huán)路最小，傳導(dǎo)高電流的PCB走線應(yīng)盡可能短。應(yīng)采用接地層結(jié)構(gòu)或單點接地，使外部元件盡可能靠近DC/DC轉(zhuǎn)換器，以實現(xiàn)最佳效果。使用開口鐵芯電感時，必須特別注意這種電感的位置和定位，避免電感通量與敏感的反饋接地路徑和COUT配線相交。使用具有可調(diào)輸出的開關(guān)穩(wěn)壓器或控制器時，應(yīng)將反饋電阻和相關(guān)配線置于IC附近，并遠(yuǎn)離電感布置配線，尤其是開口鐵芯式電感。鐵氧體繞軸或鐵棒電感具有從繞軸一端經(jīng)空氣到達(dá)另一端的磁力線。這些磁力線會在電感磁場范圍內(nèi)的所有導(dǎo)線或PC板銅走線中產(chǎn)生感應(yīng)電壓。銅走線中產(chǎn)生的電壓量由以下因素決定：磁場強(qiáng)度、PC銅走線相對于磁場的方向和位置，以及銅走線與電感之間的距離。

FPGA和穩(wěn)壓器的可靠性取決于散熱問題。這些器件的溫度主要受待機(jī)功耗和總功耗、外部容性負(fù)載（僅FPGA）、熱阻、環(huán)境溫度以及氣流等因素控制。必須有效管理這些因素，使結(jié)溫(Tj)始終低于制造商規(guī)定的最高溫度。

ADP2114同步降壓開關(guān)穩(wěn)壓器???ADP2114,pdf datasheet (Synchronous Step-Down DC-to-DC Regulator)
ADP2114（圖4）是一款功能多樣的同步降壓開關(guān)穩(wěn)壓器，可滿足各種客戶負(fù)載點要求。兩個PWM通道既可以配置為分別提供2A和2A（或3A/1A）電流的兩路獨立輸出，也可以配置為提供4A電流的單路交錯式輸出。ADP2114可提供高功效，開關(guān)頻率最高可達(dá)2MHz。在輕負(fù)載時，該器件可以設(shè)置為脈沖跳躍模式工作，以便提高功效，或者設(shè)置為強(qiáng)制PWM模式工作，以便降低電磁干擾(EMI)。ADP2114還具有欠壓閉鎖(UVLO)、遲滯、軟啟動和電源正常輸出指示等特性；保護(hù)特性有輸出短路保護(hù)和熱關(guān)斷等。可以利用極小電阻和電容對輸出電壓、電流限制、開關(guān)頻率、脈沖跳躍工作模式和軟啟動時間進(jìn)行外部編程。


圖3 電容阻抗隨頻率的變化曲線

圖4 ADP2114同步降壓開關(guān)穩(wěn)壓器

該器件可用于多個終端市場，例如通信基礎(chǔ)設(shè)施、工業(yè)和儀器儀表、醫(yī)療保健以及高端消費電子市場。在這些終端市場的主要應(yīng)用是分布式電源系統(tǒng)中的負(fù)載點穩(wěn)壓器。

雖然DC-DC穩(wěn)壓器的功效遠(yuǎn)高于LDO，但通常認(rèn)為其噪聲太高，無法在不顯著降低其它參數(shù)性能的情況下，直接為高性能模數(shù)轉(zhuǎn)換器供電。模數(shù)轉(zhuǎn)換器的噪聲至少有兩個來源：通過電源紋波直接耦合至轉(zhuǎn)換器中的噪聲，以及磁耦合效益引起的噪聲。

圖5所示為一種實驗室設(shè)置，針對采用低噪聲LDO供電和采用開關(guān)穩(wěn)壓器ADP2114供電兩種情況，比較一個16位、125MSPS模數(shù)轉(zhuǎn)換器的性能。評估所用的AD9268可實現(xiàn)非常低的噪聲，信噪比(SNR)為78dB。DC-DC轉(zhuǎn)換器貢獻(xiàn)的額外噪聲或雜散成分很容易反映在該模數(shù)轉(zhuǎn)換器的輸出頻譜中，因此-152dBm/Hz的低本底噪聲使它非常適合評估開關(guān)電源。



圖5 開關(guān)電源供電測試

我們將ADP2114與低噪聲LDO穩(wěn)壓器進(jìn)行比較。高性能、16位、125MSPS AD轉(zhuǎn)換器AD9268的評估結(jié)果表明：采用開關(guān)穩(wěn)壓器ADP2114供電與采用低噪聲LDO穩(wěn)壓器供電相比，性能未受影響。

因此，ADP2114可以為用戶提供可配置能力、多樣化功能和靈活性，并且具有低噪聲特性和高轉(zhuǎn)換效率。同時能夠滿足各種客戶負(fù)載點電源要求，性價比高，是FPGA、ASIC、DSP和微處理器供電的理想選擇。ADI公司提供網(wǎng)絡(luò)工具可方便設(shè)計導(dǎo)入，同時提供評估板，有助于實現(xiàn)快速導(dǎo)入。

更多詳細(xì)內(nèi)容，敬請登陸中電網(wǎng)在線座談網(wǎng)址：http://seminar.eccn.com

問答選編

問：印刷電路板中大電流供電，除加寬導(dǎo)電銅箔外，是否需要進(jìn)一步采取鍍錫等措施？

答：加鍍錫一定程度上可以加大散熱面積，但是效果不一定特別明顯，最好還是加寬加厚導(dǎo)電銅箔。

問：在供電時，如果沒考慮上電順序，對整個系統(tǒng)的運行會有什么影響？

答：這個問題要針對系統(tǒng)的各個功能模塊對上電的要求，如果系統(tǒng)中的某些電路對上電有嚴(yán)格的順序，沒有考慮到的話，很可能導(dǎo)致系統(tǒng)不工作。

問：電源紋波對FPGA性能有何影響？

答：工作時期的電源紋波要求、供電系統(tǒng)的壓降、電源通路的等效阻抗設(shè)計等參數(shù)都是用戶要特別留意的。建議在做大設(shè)計的時候一定要做電源完整性仿真，且要嚴(yán)格滿足設(shè)計約束。

問：在IPTV系統(tǒng)中的FPGA供電電源有什么要求嗎？

答：IPTV系統(tǒng)中FPGA的電源需求比較復(fù)雜，多達(dá)三種供電要求：內(nèi)核電壓、I/O電壓和輔助電壓。為了實現(xiàn)可靠的系統(tǒng)性，必須對這些排序，需要用電壓管理芯片。

問：I/O是否可以承受5V電壓？

答：這個取決于I/O的供電電壓。如果數(shù)字部分是5V供電，那么就可以。

問：ADP2118的輸出電感和電容如何選擇？它和負(fù)載電流、緩升時間有多大關(guān)系?

答：ADP2118為內(nèi)部補(bǔ)償器件，因此對輸出電感電容有一定的限制，輸出電容一般不能小于47uF，輸出電感建議為0.8~3.3uH（針對頻率設(shè)置為1.4MHz）、1.5~3.3uH（針對頻率設(shè)置為700kHz）。輸出電感電容的選擇和負(fù)載電流、軟啟動時間并無太大關(guān)系。

問：ADP2114的PWM頻率是多大？都有什么封裝形式的？

答：有三種頻率可以選擇：300kH、600kHz、1.2MHz。封裝只有一種，即LFCSP，CP-32-2。

問：ADP2114強(qiáng)制PWM工作是如何降低EMI的？

答：ADP2114強(qiáng)制PWM工作時，將使芯片在整個負(fù)載范圍內(nèi)始終工作在同一個恒定頻率，因此相比較PFM/PWM自動模式（開關(guān)頻率會在輕載時自動變化）來說，PWM工作能夠降低系統(tǒng)EMI以及系統(tǒng)噪聲。

問：FPGA電源的斜升時間（ramp-time）有哪些要求？

答：為確保供電，核心電壓VCCINT校正時間必須在一定范圍內(nèi)。對于一些FPGA，過大的校正時間會產(chǎn)生更長時間的供電電流，由于在變壓器啟動treashold中VCCINT需要更長時間。開啟校正時間長會引起熱壓力，如果電源向FPGA提供大電流。一些DC/DC變壓器提供可調(diào)節(jié)軟啟動，允許通過一個外部電容器控制校正時間。校正時間取決于FPGA制造商，典型取值為50ms~100ms。

問：FPGA供電電源的電壓功耗如何估計？電源功耗取決于哪些因素？

答：可以根據(jù)公式：Pd=(Vin-Vout)(IL)+(VIn)(Iground)，其中IL是負(fù)載電流，根據(jù)公式可以看出與輸入、輸出電壓、負(fù)載電流、對地電流有關(guān)。

問：電路如何設(shè)計才能得到低紋波、低EMI、低噪聲電源？

答：首先選擇的電源應(yīng)該是低紋波、低噪聲的電源，其次就是布局布線要參考芯片資料給出的建議。

在線座談（Online Seminar）是中電網(wǎng)于2000年推出的創(chuàng)新服務(wù)，通過“視頻演示＋專家解說＋在線問答”三位一體相結(jié)合的形式，充分發(fā)揮網(wǎng)絡(luò)平臺的便捷性，實現(xiàn)了先進(jìn)半導(dǎo)體技術(shù)提供商與系統(tǒng)設(shè)計工程師的實時互動交流，其形式和內(nèi)容都廣受電子行業(yè)工程師的好評。本刊每期將挑選一些精華內(nèi)容整理成文，以饗讀者