1 引言

　　隨著電子、計算機技術的發展，視頻監控系統正從模擬技術向數字技術方向發展。從硬件形式上看，視頻監控技術的發展經歷了三個階段：模擬視頻信號監控、PC機加視頻卡的數字視頻監控和基于嵌入式技術的數字視頻監控［1］。基于PC機技術的監控系統采用在普通PC機中插接視頻采集卡的集成方式，由視頻卡完成圖像采集、數字化和數據壓縮，PC機通過網卡和通信設備實現互連。這一類系統目前已經占據市場主流。隨著嵌入式芯片技術和嵌入式操作系統的發展與成熟，基于嵌入式體系結構的視頻監控系統由于具備體積小、性能穩定、安裝方便等優越性能，越來越受到人們的關注［2］。對于嵌入式視頻監控系統的研究，國外起步早，已有產品性能較好，但價格昂貴，國內用戶一般無法承受。我國是近幾年開始這方面研究的，從已有研究成果來看，其監控終端更多的是將成像系統、視頻數字化系統和網絡接口集成于一體［3］，而其監控的智能化程度還遠沒有得到開發應用。

　　基于當前的應用背景和技術支持，本文設計了一種新型的具有入侵掃描功能的嵌入式智能網絡視頻監控終端，此監控終端具備視頻采集、視頻檢測功能，帶有以太網接口、TCP/IP協議棧、WEBServer，可直接與Internet互連，Internet上的授權用戶使用標準的瀏覽器就可以根據IP地址訪問此終端，查看檢測到的目標圖像。相比傳統基于PC機+視頻采集卡模式的監控終端，本終端體積小，成本低，安裝方便，系統傳輸的數據量小，具備智能檢測運動目標功能，可以實現無人職守，非常適合家庭、住宅小區、銀行、倉庫等單位的安全防范。

　　2 系統組成與工作原理

　　為實現視頻實時檢測以及網絡傳輸功能，本監控終端采用ARM+DSP的體系框架，系統組成如圖1所示，主要包括以ARMS3C4510B為核心的主控兼網絡傳輸模塊，以SAA7111為核心的視頻采集模塊，以DSPTMS320C6202為核心的視頻檢測模塊，以CPLDEPM7128為核心的控制模塊，以及電源管理模塊等。系統具備視頻采集、視頻檢測、圖像數據的打包、網絡傳輸、控制等功能。其工作流程是：主控CPU S3C4510B上電初始化，SAA7111初始化，S3C4510B系統自檢、裝載TMS320C6202程序至RAM、啟動DSP，設定SAA7111初始參數，攝像機的模擬信號經過數據采集、緩存后，DSP及其外圍電路對其進行運動目標檢測，將檢測結果通過DSP的HPI接口傳遞給S3C4510B，S3C4510B對數據打包，建立套接字通訊服務器，等待連接進行網絡發送。

　　3 硬件設計

　　3.1 S3C4510B及其外圍電路設計

　　本終端采用SAMSUNG公司開發的S3C4510B芯片作為主控制器。S3C4510B是一款高性能ARM體系結構的32位嵌入式微處理器，具有很強的實時多任務支持能力和擴展能力，以及小體積、低功耗、高性能等系列特點。內嵌雙通道緩沖DMA的以太網控制器和極強的外圍擴展能力是本次設計選擇它的重要原因。S3C4510B以及外圍芯片FlASH、SDRAM存儲器組成了整個系統的核心，負責控制和協調各模塊工作。本設計對S3C4510B內部的SDRAM和ROM進行了擴充，FLASH選用MX29L3211，容量為4MB。外擴SDRAM選用MICRO的MT48LC4M16A2TG，容量為8MB。

　　S3C4510B與TMS320C6202的通信電路設計采用16位主機接口（HPI）來實現，HPI利用并行總線接口技術，使主控處理器可以在無需DSP干涉的情況下訪問DSP的內部存儲器。在利用HPI實現主控處理器和C6202之間進行數據交換時，允許數據緩存、實時數據登錄和信息處理。本設計中，主機接口（HPI）主要實現以下兩個功能：第一，在系統啟動時，實現DSP的程序裝載。第二，在S3C4510B和TMS320C6202之間，進行控制信息的傳遞。S3C4510B響應DSP的中斷信號，讀取圖像檢測結果，轉交于uClinux操作系統，打包發送至網絡。

　　3.2 視頻采集

　　本設計中所使用的圖像采集設備是CCD攝像頭，由于CCD攝像頭輸出的信號為模擬信號，系統選用PHILIP公司的SAA7111圖像解碼芯片，以此來完成圖像的數字化過程，以及對水平和垂直同步等信號的分離。

　　SAA7111有很多種功能供用戶選擇，功能的選定可以通過對寄存器的設置來完成。本系統的研究對象是基于256級的灰度圖像，輸入信號采用PAL體制，結合系統處理速度的具體要求，對芯片作如下配置：采用YUV4:2：2的信號格式，只取Y（亮度）信號，分辨率為256×256像素。選用I2C總線信號對SAA7111工作寄存器初始化，然后SAA7111開始實現反混迭濾波、線性相位鎖定、亮色分離、視頻A/D變換等功能，同時產生行同步信號HS、場同步信號VS、奇偶場標志信號RTSO、像素時鐘信號LLC2、數字視頻信號，這些信號從芯片的管腳直接輸出，將模擬視頻信號解碼為標準的YUV格式的數字視頻信號［4］。在CPLD的控制下，將其存入FIFO幀存儲器中，通過DSP的DMA通道存入SDRAM，以便DSP進行圖像處理。

　　3.3 邏輯控制

　　本系統在實時圖像采集與檢測工作中，有大量邏輯轉換和讀寫等邏輯時序運算的問題，如FIFO的HF信號作為啟動DMA中斷的標志信號，由SAA7111的CREE、HS、VS譯碼產生控制輸入數據緩沖FIFO器件的寫時序，以及由DSP的Cex信號譯碼產生的控制輸入數據緩沖FIFO器件的讀時序等。為解決以上邏輯轉換和時序產生的問題，系統設計采用可編程邏輯控制器件CPLD，選用EPM7128SQC100。該器件不僅滿足了相應的邏輯時序設計的要求，而且還提供控制信號，通過編程實現系統各模塊所需要的選通、緩沖、讀/寫使能、數據總線和地址總線的切換等。