2、硬件設計

　　2.1 總體架構

　　所有插件均為標準4U高度規格，采用背插式結構通過總線板安裝在機箱中。根據數字化站或者常規站的不同配置可以選擇不同的機箱高度來配置更多的插件，如標準19英寸4U機箱或者8U機箱。無論是4U機箱還是8U機箱，電源插件、主CPU插件、顯示通訊插件都是標準配置，智能ADC插件、智能I/O插件、交流插件、SV/GOOSE插件都是根據功能需求選配。

　　裝置正面配置一塊5.7寸320×240點陣TFT液晶，輔以按鍵和點燈信號用來完成良好的人機交換界面。裝置的整體硬件結構如圖1所示。

　　圖1 整體硬件結構圖

　　2.2 主CPU插件設計

　　主CPU插件主要需要完成模擬量的采樣、計算，保護邏輯的判斷，開入的讀取、出口控制，各種記錄保存等功能。在滿足這些功能的前提條件是穩定可靠的系統設計，為了應對難以預測的各種突發狀況，系統要具有冗余性。

　　主處理器P2020的雙核并行處理可以滿足這些需求，CPU的兩個內核獨立運行，又相互監視，起到雙重閉鎖的功能，保證系統的可靠性。

　　在功能劃分上，core0負責邏輯運算與記錄保存，core1負責與外部通訊、傳輸數據與開關量接口工作，包括FPGA、千兆以太網、串行接口等。

　　P2020是一款高性能帶有雙精度浮點計算能力的處理器，特別適合保護邏輯計算；豐富的外設接口可以與多種設備高速連接，可以滿足大容量數據吞吐。

　　除了處理器自帶的cache和sram，板上還為CPU外擴了1GBDDR2和128MBNORFLASH，這些大容量內存保證了有足夠的數據空間和代碼空間提供給智能微網保護；另外還預留有NANDFLASH與SPIFLASH的擴展位置，便于保存錄波數據與整定定值。

　　在本系統中P2020用到的高速接口有3路千兆以太網口和1路PCI-E接口，其中PCI-E接口用于與FPGA自帶的PCI-E接口相連，最高速度2.5Gb/s，可以滿足數字化站下的數據流量需求。

　　為了提高板間數據交換速率，同時兼顧適應性和兼容性，使用到了MLVDS通訊技術。MLVDS總線是專門應用于背板或多點電纜的LVDS技術的一個新系列，繼承了LVDS低壓差分的信號特性，通過更改輸出幅度和輸出數據的壓擺率，減小了電磁干擾帶來的問題。

　　2片MLVDS芯片多達16路通道，其中每一路MLVDS都可以達到125Mb/s，組成的數據總線最大支持2Gb/s的數據流量。每路通道都可以獨立控制收發方向，根據邏輯劃分可定義為控制總線、數據總線、校時總線等不同功能。

　　FPGA使用自身的時鐘驅動并提供給MLVDS芯片，在內部將數據總線與異步FIFO相連接，數據寬度與傳輸速度都可以根據需求更改定義。

　　Xilinx Spartan-6LXTFPGA中內置PCIExpress端點模塊，兼容PCIExpress 1.1標準，是針對低功耗、低成本高速互連實現PCIExpress的兼容系統設計。所有收發數據在FPGA內部整合后打包，經PCI-E通道由DMA直接傳輸給主處理器P2020，無需應用程序的控制與干涉，極大提升了運行效率與速度。

　　2.3 顯示通訊插件設計

　　顯示通訊插件主要完成人機界面、打印以及與站控層通訊等功能。內部的處理器MPC8321是一顆經濟高效的網絡通信處理器，包含一個e300c2內核，它包括一個16KB的L1指令、數據緩存和片上內存管理單元（MMU）。增強的特性允許并行執行更有效的操作，從而顯著提高了性能。

　　顯示通訊插件提供了按鍵與液晶的接口，同樣也有MLVDS總線接口從主CPU插件獲得數據；對外提供了3路百兆以太網口用于和監控后臺、保護工程師站通訊，一路RS484的校時口，一路RS232的打印口和一路RS232調試口。