在追求不斷提高能效的過程中，MOSFET的芯片和封裝也在不斷改進(jìn)。盡管四十多年來我們對(duì)這種器件有了很多了解，但目前將它們有效地應(yīng)用于電源產(chǎn)品依然面臨挑戰(zhàn)。根據(jù)具體應(yīng)用建立FET性能模型并采用電子表格記錄數(shù)據(jù)的經(jīng)驗(yàn)豐富的設(shè)計(jì)人員，亦未能從熟悉的模型中獲得滿意的結(jié)果。

　　除了器件結(jié)構(gòu)和加工工藝，MOSFET的性能還受其他幾個(gè)周圍相關(guān)因素的影響。這些因素包括封裝阻抗、印刷電路板（PCB）布局、互連線寄生效應(yīng)和開關(guān)速度。事實(shí)上，真正的開關(guān)速度取決于其他幾個(gè)因素，例如切換的速度和保持柵極控制的能力，同時(shí)抑制柵極驅(qū)動(dòng)回路電感帶來的影響。同樣，低柵極閾值還會(huì)加重Ldi/dt問題。

　　正因?yàn)榱私怆娐分?a target="_blank">晶體管的性能很重要，所以我們將選用半橋拓?fù)洹＿@種拓?fù)涫?a href="www.asorrir.com/article/special/" target="_blank">電力電子裝置最常用的拓?fù)渲弧＿@些例子重點(diǎn)介紹了同步壓降轉(zhuǎn)換器——一個(gè)半橋拓?fù)涞木唧w應(yīng)用。

　　共源極電感效應(yīng)

　　圖1為具備雜散電感和電阻（由封裝鍵合線、引線框以及電路板布局和互連線帶來）等寄生效應(yīng)的半橋電路。共源電感（CSI）傾向于降低控制FET（高邊FET）的導(dǎo)通和關(guān)斷速度。如果與柵極驅(qū)動(dòng)串聯(lián)，通過CSI的電壓加至柵極驅(qū)動(dòng)上，可使FET處于導(dǎo)通狀態(tài)（條件：V = -Ldi/dt），從而延遲晶體管的關(guān)斷。這也會(huì)增大控制FET的功耗，如圖2所示。

　　更高的功耗會(huì)導(dǎo)致轉(zhuǎn)換效率降低。另外，由于雜散電感，電路出現(xiàn)尖峰電壓的可能性很高。如果這些尖峰電壓超過器件的額定值，可能會(huì)引起故障。

　　為了消除或使這種寄生電感最小化，設(shè)計(jì)人員必須采用類似無引腳或接線柱的DirecFET等封裝形式，并采用使互連線阻抗最小化的布局。與標(biāo)準(zhǔn)封裝不同，DirecFET無鍵合線或引線框。因此，它可極大地降低導(dǎo)通電阻，同時(shí)大幅降低開關(guān)節(jié)點(diǎn)的振鈴，抑制開關(guān)損耗。

　　緩和C dv/dt感應(yīng)導(dǎo)通

　　影響性能的另一個(gè)因素是C dv/dt感應(yīng)導(dǎo)通（和由此產(chǎn)生的擊穿）。C dv/dt通過柵漏電容CGD的反饋?zhàn)饔茫ㄒ鸩槐匾牡瓦匜ET導(dǎo)通），使低邊（或同步）FET出現(xiàn)柵極尖峰電壓。

　　實(shí)際上，當(dāng)Q2的漏源極的電壓升高時(shí)，電流就會(huì)經(jīng)由柵漏電容CGD 流入總柵極電阻RG ，如圖3（a）所示。因此，它會(huì)導(dǎo)致同步FET Q2的柵極出現(xiàn)尖峰電壓。當(dāng)該柵極電壓超出規(guī)定的閾值時(shí)，它就會(huì)被迫導(dǎo)通。圖3（b）顯示的，正是在圖3（a）所示 典型同步壓降轉(zhuǎn)換器拓?fù)渲校紽ET Q2在這種工作模式下的主要波形。

　　若要準(zhǔn)確地確定低邊或同步MOSFET Q2的這種現(xiàn)象帶來的功耗，需要對(duì)其漏源電壓VDS_Q2 進(jìn)行一段時(shí)間的鉗位控制。在鉗位控制時(shí)段，其功耗約為：

　　在這個(gè)等式中，Vcl 代表VDS_Q2 的鉗位電壓值；fs代表開關(guān)頻率；Irrm 代表峰值反向恢復(fù)電流；tcl 代表反向恢復(fù)電流由Irrm 降至零所需的時(shí)間。

　　由上式可以看出，C dv/dt感應(yīng)損耗是Vin、dv/dt和開關(guān)頻率的函數(shù)，反過來，它也會(huì)受驅(qū)動(dòng)速度、柵極電荷Qg、反向恢復(fù)電荷Qrr和布局的影響。因此，要想抑制這種不必要的導(dǎo)通，需要選擇具備低荷比（QGD/QGS1）的適用同步MOSFET Q2。在QGD/QGS1中，QGD代表柵漏米勒電荷，QGS1代表柵極電壓達(dá)到閾值之前的柵源電荷。盡管降低CDS 或增大CGS可降低C dv/dt感應(yīng)電壓，但Q2的C dv/dt感應(yīng)導(dǎo)通還取決于漏源電壓 VDS-Q2 和閾值電壓Vth。由于柵極閾值電壓會(huì)隨著溫度的升高而降低，因此這個(gè)問題在溫度升高情況下會(huì)進(jìn)一步惡化。因此，低閾值FET對(duì)C dv/dt問題尤其敏感。

　　在實(shí)際應(yīng)用中，要想評(píng)估同步MOSFET Q2，需要了解柵極電容的柵極電荷性能。因此，聰明的辦法是調(diào)查C dv/dt感應(yīng)導(dǎo)通，這需要查看累積的米勒電荷。為避免Q2錯(cuò)誤導(dǎo)通，設(shè)計(jì)人員必須確保當(dāng)漏源電壓VDS-Q2 達(dá)到輸入電壓時(shí)，它必須比柵源電容的總電荷低。

　　最大限度降低封裝寄生效應(yīng)

　　簡單的數(shù)學(xué)分析表明，解決這個(gè)問題的最佳辦法是選擇小于1的電荷比QGD/QGS1。防止C dv/dt感應(yīng)導(dǎo)通的其他因素包括低驅(qū)動(dòng)漏極阻抗（《1 歐姆）、具備低RG的FET設(shè)計(jì)、外置的G-S電容器和具備最低寄生效應(yīng)和電壓振鈴的Q2封裝。

　　同步MOSFET Q2的導(dǎo)通電阻RDS（on） 及其封裝，在抑制C dv/dt導(dǎo)通方面具備同等的重要性。實(shí)際上，近幾年來，MOSFET供應(yīng)商對(duì)各種封裝進(jìn)行了大幅改進(jìn)，使通態(tài)電阻變得很低并最大限度降低寄生效應(yīng)。例如以7引腳D2PAK封裝為例，相對(duì)于同等的標(biāo)準(zhǔn)D2PAK封裝，在相同漏源電壓VDS條件下，它的導(dǎo)通電阻降低0.4 mΩ，同時(shí)大幅改進(jìn)了電流處理功能。采用7引腳D2PAK封裝的典型代表是IRFS3004-7PPBF。該MOSFET的額定電壓為40 V，導(dǎo)通電阻為1.4 mΩ，漏電流（ID）為240 A。同樣的芯片采用傳統(tǒng)的D2PAK封裝，其通態(tài)電阻為1.8 mΩ，額定漏電流為195 A。

　　其他改進(jìn)的功率封裝包括功率四方扁平無引腳封裝（PQFN）和DirectFET等封裝。PQFN封裝具備多種變體。不過，與其他的封裝不同，DirectFET未采用任何鍵合線和引線框，使封裝電阻和寄生電感降至最低，如圖4所示。

　　圖5和圖6為無芯片封裝的電阻和寄生電感的測量值與不同類型MOSFET封裝的頻率的對(duì)比情況。

　　從這些圖可以看出，DirectFET封裝與DPAK、D2PAK、SO8 和微型引線框封裝（MLP）等其他封裝相比，相對(duì)于頻率帶來的電阻和電感可忽略不計(jì)。此外，DirecFET相對(duì)于帶引腳的封裝，其寄生感應(yīng)值的變化最小，因?yàn)槟軌驇黼娮韬碗姼械姆庋b已被降至最低程度。隨著不久前對(duì)DirecFET材料和結(jié)構(gòu)的改進(jìn)，這種封裝的電阻降至0.15 mΩ，寄生電感降低0.1 nH以下。唯一在封裝電阻和電感方面與DirectFET接近的封裝是MLP——PQFN的變體。

　　性能最大化

　　為進(jìn)一步闡明上述的內(nèi)容和更好地了解C dv/dt損耗對(duì)整個(gè)電路損耗的影響，讓我們用兩個(gè)MOSFET（參數(shù)如表1所示）例說明。1號(hào)器件具備高通態(tài)電阻和低電荷比值，而2號(hào)器件是具備低通態(tài)電阻和高電荷比值的晶體管。將這兩個(gè)器件插入同步壓降轉(zhuǎn)換器具備相同的Q1 MOSFET和1 MHz開關(guān)頻率的同步FET插槽。輸入電 壓為14 V，輸出電壓為1.3 V。

　　兩個(gè)不同的同步FET的測量損耗如圖7所示。從圖7可以看到，在寬輸出負(fù)載范圍條件下，1號(hào)器件相對(duì)于2號(hào)器件的損耗更低。實(shí)際上，在10A負(fù)載條件下，1號(hào)器件的功耗比2號(hào)器件低0.72 W。整體而言，2號(hào)器件的功耗比1號(hào)器件高出約18%，這主要是由C dv/dt導(dǎo)通損耗造成的。其中的奧秘就在于，1號(hào)器件具備更低的柵漏電荷和電荷比，因此它具備更低的或不產(chǎn)生Cdv/dt損耗。由于負(fù)載電流對(duì)C dv/dt損耗的影響不大，因此在輕載條件下，功耗的變化基本無差別。

　　另一個(gè)可影響電源產(chǎn)品設(shè)計(jì)的MOSFET性能的因素是布局。例如，不合理的電路板布局可增大電源電路的寄生效應(yīng)，反過來，增大的寄生效應(yīng)又會(huì)提高電源的開關(guān)和導(dǎo)通損耗。此外，它還會(huì)提高電磁干擾的噪聲水平，從而使設(shè)計(jì)出的產(chǎn)品達(dá)不到理想的性能。

　　若要最大限度降低電路板布局帶來的影響，設(shè)計(jì)人員必須確保通過將驅(qū)動(dòng)和MOSFET盡可能地背靠背放置，從而使輸入回路面積最小化，如圖8所示。

　　圖8右側(cè)有一個(gè)位于FET下方的小型陶瓷支路，利用過孔形成一個(gè)極小的輸入回路。因此，需要將支路電容靠近驅(qū)動(dòng)放置，并將輸入陶瓷電容CIN 靠近高邊MOSFET放置。在這里，控制回路FET相對(duì)于同步FET具備更高的優(yōu)先權(quán)。

　　如果將FET并聯(lián)，需要確保柵極回路阻抗匹配。另外，該布局必須采用隔離的模擬接地層和功率接地層，使大電流電路形成獨(dú)立的回路，從而不干擾敏感的模擬電路。然后，必須將這兩個(gè)接地層與PCB布局的一個(gè)點(diǎn)連接。此外，設(shè)計(jì)人員還必須利用多個(gè)過孔，使FET與輸入引腳Vin或接地層連接。電路板上任何未用區(qū)域必須灌注銅。

　　總之，封裝阻抗、PCB布局、互連線寄生效應(yīng)和開關(guān)速度都是影響電源電路MOSFET性能的重要因素。因此，要想在高功率密度條件下獲得最佳的轉(zhuǎn)換效率，必須在設(shè)計(jì)MOSFET過程中，充分考慮封裝、電路板布局（包括互連線）、阻抗和開關(guān)速度。

　　F3： 實(shí)際上，當(dāng)Q2的漏源極的電壓升高時(shí)，電流就會(huì)經(jīng)由柵漏電容CGD 流入總柵極電阻RG ，如圖3（a）所示。因此，它會(huì)導(dǎo)致同步FET Q2的柵極出現(xiàn)尖峰電壓。當(dāng)該柵極電壓超出規(guī)定的閾值時(shí)，它就會(huì)被迫導(dǎo)通。圖3（b）顯示的，正是在圖3（a）所示 典型同步壓降轉(zhuǎn)換器拓?fù)渲校紽ET Q2在這種工作模式下的主要波形。