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解決保持時間違例流程

電子工程師 ? 來源:未知 ? 作者:李倩 ? 2018-10-23 10:10 ? 次閱讀

在分析place_design生成的dcp時,就要開始關注保持時間違例,尤其是當WHS < -0.5ns時。這是因為過大的保持時間違例往往會導致布線時間增大,同時,在布線階段,工具未必能修復此類違例。

解決保持時間違例流程如下圖所示。按照此流程,要逐步關注以下幾個因素:

Clock Skew是否大于0.5ns

Hold Requirement是否為正(應該為0)

WHS是否小于-0.4ns或THS是否小于-1000ns

Clock Uncertainty是否大于0.1ns

圖片來源 page 4, ug1292

這幾個指標的具體數值可在時序報告中查到,如下圖所示。圖中,Path Type用于確定分析的是保持時間。

圖片來源 page 4, ug1292

Hold Requirement為正的可能情形出現在使用多周期路徑約束的時序路徑中。如下圖所示,時鐘使能信號EN使得路徑的Setup Requirement為3個時鐘周期,但Hold Requirement仍應為0。

圖片來源 page 4, ug1292

在此情況下,應采用如下圖所示的多周期路徑約束。其中的第2條約束是對hold的調整,卻往往容易被遺漏。對于-hold,它表示相對于缺省捕獲沿(圖中的Default hold),實際捕獲沿應回調的時鐘周期個數。

對于過大的WHS或THS,應在布線之前做一些優化,盡可能地降低WHS和THS。為此,可在phys_opt_design階段采取如下圖所示的幾個措施。

其中方法(1)是在兩個同步時序元件之間插入與至相反的時鐘沿觸發的寄存器,將該路徑一分為二,該方法的前提是建立時間不會被惡化。方法(2)至方法(4)都是在路徑中插入LUT1。方法(2)只在WHS最大的路徑中插入LUT1;方法(3)則是在更多的路徑中插入LUT1;方法(4)則是在-directive為Explore的基礎上進一步修正保持時間違例,等效于-directive Explore +-aggressive_hold_fix。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
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原文標題:深度解析ug1292(4)

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