概述
AD6657A是一款11位、200 MSPS、四通道中頻(IF)接收機，專為在要求高動態范圍性能、低功耗和小尺寸的電信應用中支持多天線系統而設計。

該器件包括四個高性能ADC和NSR數字模塊。各ADC采用多級、差分流水線架構，并集成了輸出糾錯邏輯。ADC差分流水線的第一級包含一個寬帶寬開關電容采樣網絡。集成基準電壓源可簡化設計。占空比穩定器(DCS)補償ADC時鐘占空比的波動，使轉換器保持出色的性能。
數據表：*附件：AD6657A 65MHz帶寬四通道中頻接收機技術手冊.pdf

各ADC的輸出內部連接到NSR模塊。集成NSR電路能夠提高奈奎斯特帶寬內較小頻段的信噪比(SNR)性能。該器件支持兩種不同的輸出模式，通過外部MODE引腳或SPI可以選擇輸出模式。

如果使能NSR特性，則在處理ADC的輸出時，AD6657A可以在有限的部分奈奎斯特帶寬內實現更高的SNR性能，同時保持11位輸出分辨率。可以對NSR模塊進行編程，以提供采樣時鐘22%、33%或36%的帶寬。例如，當采樣時鐘速率為185 MSPS時，在22%模式下，AD6657A可以在40 MHz帶寬內實現最高75.5 dBFS的SNR；在33%模式下，它可以在60 MHz帶寬內實現最高73.7 dBFS的SNR；而在36%模式下，則可以在65 MHz帶寬內實現最高70.0 dBFS的SNR。

如果禁用NSR模塊，則ADC數據直接以11位的分辨率提供給輸出端。這種工作模式下，AD6657A能夠在整個奈奎斯特帶寬內實現最高66.5 dBFS的SNR。因此，AD6657A可以用于電信應用，例如使用更寬帶寬的數字預失真觀測路徑。

經過數字信號處理后，多路復用輸出數據路由至兩個11位輸出端口，最大數據速率為400 Mbps (DDR)。這些輸出設置為1.8 V LVDS，支持ANSI-644電平。AD6657A接收機能夠對很寬的中頻頻譜進行數字化處理。各接收機設計用于同步接收不同的天線。該IF采樣架構與傳統的模擬技術或較低集成度的數字方法相比，能大幅度降低器件的成本和復雜度。

靈活的關斷選項可以明顯降低功耗。器件設置與控制的編程利用三線式SPI兼容型串行接口來完成；該接口提供多種工作模式，支持電路板級系統測試。

AD6657A采用144引腳無鉛10 mm × 10 mm芯片級球柵陣列(CSP_BGA)封裝，符合RoHS標準，額定溫度范圍為?40°C至+85°C工業溫度范圍。

應用

• 通信
• 分集無線電和智能天線(MIMO)系統
• 多模式數字接收機(3G)
  WCDMA、LTE、CDMA2000
  WiMAX、TD-SCDMA
• I/Q解調系統
• 通用軟件無線電

框圖

數據輸出時序圖

時序規格

引腳配置描述

典型性能特征

工作原理

ADC架構

AD6657A的架構由四前端采樣保持電路組成，其后連接流水線開關電容ADC。每個階段的量化輸出先進行合并，再得到最終的14位結果，該結果可通過數字校正邏輯進行處理。或者，這14位結果在送入數字校正邏輯之前，可先通過NSR模塊進行處理。

流水線架構使第一級能夠基于新的輸入樣本運行，并讓其余各級對前一個樣本進行處理，在時鐘上升沿進行采樣。流水線的每一級均由一個低分辨率閃存ADC、一個數模轉換器（DAC）以及一個積分誤差放大器（MDAC）組成。MDAC對DAC輸出與下一級流水線中閃存輸入的差值進行放大，以校正閃存誤差。最后一級僅由一個閃存ADC組成。

每個通道的輸入級包含一個差分采樣電路，可實現交流耦合或單端模式。輸出數據鎖存模塊會阻塞數據、校正誤差，并將數據輸出到外部緩沖器。輸出緩沖器由獨立電源供電，在掉電期間，輸出緩沖器進入高阻態。

AD6657A四通道中頻接收器可同時對四個通道進行數字化處理，用于支持通信系統中多樣性接收和數字預失真（DPD）觀測路徑。它具備同步功能，可實現多個通道或多個器件之間的定時同步。通過四線制、SPI兼容的串行接口對AD6657A進行編程和控制。

模擬輸入注意事項

AD6657A的模擬輸入采用差分開關電容電路，針對差分輸入信號處理進行了優化。

時鐘信號交替切換輸入電路，使其在采樣模式和保持模式間轉換（見圖35）。處于采樣模式時，需在半個時鐘周期內完成對采樣電容的充電以及設置。

每個輸入端串聯一個小電阻，有助于降低驅動源輸出級所需的峰值瞬態電流。可在輸入端之間并聯一個旁路電容，為動態充電電流提供通路。這種無源網絡會在ADC輸入端形成一個低通濾波器，因此，具體數值取決于應用場景。

在中頻欠采樣應用中，應減少采樣電容。結合驅動源阻抗，旁路電容會限制輸入帶寬。更多相關信息，請參考《AN - 742應用筆記：失調與增益誤差對開關電容放大器的影響》、《AN - 827應用筆記：射頻/中頻放大器接口的電阻性方法》，以及Analog Dialogue文章《變壓器耦合前端與寬帶A/D轉換器》（網址：www.analog.com ）。

為實現最佳動態性能，需匹配驅動VIN+和VIN - 引腳的源阻抗。

內部差分基準緩沖器會產生正電壓和負電壓，用于定義ADC內核的輸入范圍。ADC內核的范圍由該緩沖器設置為2 × VREF 。

輸入共模

AD6657A的模擬輸入內部無直流偏置。在交流耦合應用中，用戶必須從外部提供此偏置。芯片設計中集成了片上共模電壓基準，可通過VCMx引腳獲取。

模擬輸入的最佳共模電壓由VCMx引腳電壓（通常為0.5 × AVDD）設定。VCMx引腳必須通過0.1 μF電容接地。