文章來源：半導體與物理

原文作者：jjfly686

本文介紹了在芯片制造中的應變硅技術的原理、材料選擇和核心方法。

隨著晶體管尺寸進入納米級，傳統(tǒng)硅基器件的性能面臨物理極限，包括量子隧穿效應導致漏電流激增，柵介質變薄引發(fā)遷移率退化，以及短溝道效應加劇。應變硅技術通過對溝道施加機械應力改變硅晶格結構，從而優(yōu)化載流子遷移率，成為延續(xù)摩爾定律的關鍵手段。

PMOS與NMOS的材料選擇：SiGe與SiC

為了分別滿足PMOS（空穴導電）和NMOS（電子導電）的需求，需采用不同材料引入特定應力：

PMOS：SiGe（鍺硅合金）引入壓應力

鍺（Ge）的晶格常數(shù)比硅大4.2%。當PMOS的源漏區(qū)替換為SiGe時，其晶格膨脹會擠壓溝道硅層，產(chǎn)生壓應力，使空穴遷移率提升50%以上。在20 nm節(jié)點中，SiGe中鍺含量達55%，通過優(yōu)化外延層位置（如將SiGe晶體邊緣靠近溝道）進一步增強應力。

NMOS：SiC（碳化硅）或摻碳/磷硅引入張應力

碳（C）的晶格常數(shù)比硅小38%。在NMOS源漏區(qū)引入摻碳硅外延層（如Si:C或Si:C/P），可拉伸溝道晶格，產(chǎn)生張應力，使電子遷移率提升20%。需平衡材料穩(wěn)定性與應力強度。例如，碳摻雜需精確控制濃度以避免晶格缺陷。

應變引入的核心方法

選擇性外延替換源漏區(qū)

刻蝕原有源漏區(qū)→外延生長SiGe（PMOS）或Si:C（NMOS）→退火激活摻雜原子。

應力記憶技術（Stress Memorization Technique, SMT）

通過掩膜邊緣位錯誘導張應力。例如，在45/32 nm節(jié)點中，采用預非晶化離子注入（PAI）+氮化硅應力覆蓋層，退火后形成位錯，提升NMOS短溝道遷移率10%。