FPGA設計調試流程

FPGA開發是一個不斷迭代的過程，一般的FPGA設計流程一般包含下面幾個步驟：

硬件架構和算法驗證：實現需要的功能需要哪幾個模塊，模塊和模塊之間如何進行通信和連接；硬件算法是否可行和穩定（以圖像處理算法為例，一般可以采用MATLAB進行算法驗證）；

RTL代碼編寫；

硬件調試與驗證：一般這個過程會耗費大量的時間，如果沒有一定的經驗以及技巧，有可能會使得開發時間延長幾倍，甚至開發失敗；

調試，即Debug，有一定開發經驗的人一定會明確這是設計中最復雜最磨人的部分。對于一個龐大復雜的FPGA工程而言，出現問題的概率極大，這時如果沒有一個清晰的Debug思路，調試過程只能是像無頭蒼蠅一樣四處亂撞。在FPGA設計中一般的調試思路如下所示：
?
首先排查硬件問題：在出現問題時，首先懷疑并排除硬件問題。首先檢查開發板的供電和連接是否正常，是否有電子元件被燒毀，是否出現元件虛焊等問題。確認開發板以及供電沒有問題后，使用例程或者已有的程序或者工程對出現問題的核心部件進行測試。例如，在讀寫DDR時，如果DDR沒有反應，可以通過網絡查找例程，或者使用開發板官方提供的例程對DDR讀寫進行測試，確認DDR可以正常工作；在讀寫SD卡時，可以嘗試換一張SD卡操作，或者通過將SD卡切換到其他設備上，確保SD卡沒有損壞等。實際工程應用中，需要靈活選擇測試和排查方案，但是目的基本都是相同的。
?
其次排查全局信號：確認硬件連接沒有問題后，排查全局信號可能出現的問題。全局信號一般指接在內部所有模塊的信號，例如i_sys_clk和i_sys_rst_n等。需要確保這些信號正常工作，之后的RTL排查才有意義。
?
最后排查RTL代碼：在確保硬件和全局信號沒有問題后，再開始排查RTL代碼。在RTL代碼排查中也有一定的順序可以參考，一般可以參考下面的順序：

檢查主從設備（模塊）之間的握手機制，或者說檢查主從設備之間是否正常連接。很多時候可以參考設備的官方Datasheet檢查主從模塊之間的初始化指令是否書寫正確。

檢查狀態跳轉是否正常：在初始化過程中，經常使用狀態機進行RTL編程。

檢查讀寫數據是否正常：可以設計一些“假數據”，例如人為規定的一些有規律的數據，檢查這些數據在從設備中的地址是否正常，數據是否正確。

檢查執行操作的觸發信號：檢查信號的Trigger是否正常工作。

總之，RTL調試是最枯燥的部分，很多時候需要“抽絲剝繭”、“追本溯源”才能找到問題所在。但是筆者認為這恰恰是體現一個FPGA工程師硬實力的必要技能和心境。

Vivado ILA IP 的使用

ILA，全稱Integrated Logic Analyzer，是Xilinx FPGA芯片中設計的芯片內部集成邏輯分析儀。它可以在一定程度上替代外部的傳統邏輯分析儀的作用。ILA通常和VIO（Vritual Input/Output）結合使用，VIO不僅可以實時監控內部的邏輯信號和端口信號，還可以充當模擬輸入驅動內部端口。ILA監控內部信號輸出給PC端，而VIO接收PC端的實時指令從而給內部端口提供輸入信號。
?
ILA調試有多種方法，可以直接在代碼中通過原語添加，也可以在原理圖中通過Debug添加，也可以在網絡列表Netlist中添加。

?

在這里先創建一個示例工程，使用一個呼吸燈模塊作為頂層代碼：

module Breath_LED (
    input sys_clk,
    input sys_rst_n,
    output reg led
);  
    parameter CNT_2US_MAX = 7'd100;
    parameter CNT_2MS_MAX = 10'd1000;
    parameter CNT_2S_MAX = 10'd1000;

    reg [6:0] cnt_2us;  // sys_clk = 50MHz, T = 20ns, cnt_2us: 0 ~ 99
    reg [9:0] cnt_2ms;
    reg [9:0] cnt_2s;  // cnt_2ms, cnt_2s: 0 ~ 999
    reg inc_dec_flag;   // 0: increase, 1: decrease

    // count to 2us
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if (!sys_rst_n)
            cnt_2us <= 7'd0;
        else if (cnt_2us == (CNT_2US_MAX - 7'd1))
            cnt_2us <= 7'd0;
        else 
            cnt_2us <= cnt_2us + 7'd1;
    end

    // count to 2ms by cnt_2us
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if (!sys_rst_n)
            cnt_2ms <= 10'd0;
        else if ((cnt_2us == (CNT_2US_MAX - 7'd1)) && 
            (cnt_2ms == (CNT_2MS_MAX - 10'd1)))
            cnt_2ms <= 10'd0;
        else if (cnt_2us == (CNT_2US_MAX - 7'd1))
            cnt_2ms <= cnt_2ms + 10'd1;
    end

    // count to 2s by cnt_2ms
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if (!sys_rst_n)
            cnt_2s <= 10'd0;
        else if ((cnt_2us == (CNT_2US_MAX - 7'd1)) && 
            (cnt_2ms == (CNT_2MS_MAX - 10'd1)) && 
            (cnt_2s == (CNT_2S_MAX - 10'd1)))
            cnt_2s <= 10'd0;
        else if ((cnt_2us == (CNT_2US_MAX - 7'd1)) && 
            (cnt_2ms == (CNT_2MS_MAX - 10'd1)))
            cnt_2s <= cnt_2s + 10'd1;
    end

    // inc_dec_flag
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if (!sys_rst_n)
            inc_dec_flag <= 1'b0;
        else if ((cnt_2us == (CNT_2US_MAX - 7'd1)) && 
            (cnt_2ms == (CNT_2MS_MAX - 10'd1)) && 
            (cnt_2s == (CNT_2S_MAX - 10'd1)))
            inc_dec_flag <= ~inc_dec_flag;
        else 
            inc_dec_flag <= inc_dec_flag;
    end

    // led PWM configuration
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if (!sys_rst_n)
            led <= 1'b0;
        else if ((inc_dec_flag == 1'b0) && (cnt_2ms <= cnt_2s)) // increase
            led <= 1'b1;
        else if ((inc_dec_flag == 1'b1) && (cnt_2ms >= cnt_2s)) // decrease
            led <= 1'b1;
        else 
            led <= 1'b0;
    end

endmodule

IP核配置

在IP Catalog中搜索ILA即可找到ILA IP核，雙擊之后就會跳出配置界面。

設置部件名稱、探針數量（需要測量信號的數量）和采樣深度。clk信號一般是系統的時鐘信號，ILA IP會在每個clk上升沿（或下降沿、具體有待考量）采一次對應信號的數據，直到采信號的次數達到采樣深度為止。

在這里，假設代碼出現了問題，我們需要檢測sys_clk、led、sys_rst_n、cnt_2us、cnt_2ms四個信號。四個信號的寬度分別為1，1，7，10。

完成設置后，點擊OK，出現下面界面。如果綜合選項選擇Global，代碼會在每次綜合時都對ILA進行綜合；如果選擇OutofconextperIP（OOC模式），代碼只會在ILA設置發生改變時對ILA進行綜合。一般選擇后者即可，可以加快綜合速度。