1 簡(jiǎn)介

本文主要講述一下DDR從0到1設(shè)計(jì)的整個(gè)設(shè)計(jì)的全過程，有需要的朋友可先安排收藏。內(nèi)容涵蓋以下部分：

DDR4級(jí)聯(lián)

DDR4 Layout注意事項(xiàng)(內(nèi)容太多，可能下一章節(jié)分享)

2 DDR4的級(jí)聯(lián)

本節(jié)主要講述DDR的級(jí)聯(lián)，主要分為三個(gè)實(shí)戰(zhàn)案例進(jìn)行講解，分別是2片16位DDR4級(jí)聯(lián)、4片16位DDR4+1片8位DDR4級(jí)聯(lián)、兩組5片16位DDR4級(jí)聯(lián)。相信通過本章節(jié)的講解，大部分朋友都會(huì)對(duì)DDR的級(jí)聯(lián)有一個(gè)深刻的認(rèn)識(shí)。

2.1 2片16位DDR4級(jí)聯(lián)

選用的DDR芯片是鎂光的MT40A256M16GE-083E，2片16位DDR4級(jí)聯(lián)，每個(gè)顆粒的位寬位16bit,級(jí)聯(lián)的示意圖見下：

16位DDR4顆粒1電路圖如下：

16位DDR4顆粒1電路圖如下：

總結(jié)：

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，地址線完全復(fù)用，具體包括地址線A[13:0]、BA[1:0]和BG0，地址線需要39.2Ω，精度1%電阻上拉至VTT，每個(gè)上拉電阻附近需要放置一個(gè)0.1uF電容，且VTT需要有uF級(jí)別大電容。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，控制線完全復(fù)用，具體包括寫保護(hù)（WE_B）、行選通信號(hào)（RAS_B）、列選通信號(hào)（CAS_B）、復(fù)位信號(hào)（RESET_B）、片內(nèi)短接信號(hào)（ODT）、片選引腳（CS）、激活信號(hào)（ACT_B）、警告信號(hào)（ALERT_B）、奇偶檢驗(yàn)信號(hào)（PAR），另外測(cè)試信號(hào)分別連接499Ω電阻至GND，警告信號(hào)（ALERT_B）需要上拉至1.2V。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，時(shí)鐘線完全復(fù)用，具體包括CK_T、CK_C、CKE，特別地，時(shí)鐘信號(hào)需要連接36R，精度1%的電阻，然后串接0.01uF電容值1.2V；

注意：

這是一種末端短接匹配的一種方式（串始并末：串聯(lián)端接一般放置在信號(hào)源端，并連端接一般放置在信號(hào)接收端）

直接上拉至主電源即可。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，電源可以復(fù)用，具體包括VDD、VDDQ、VPP、REFCA,兩個(gè)顆粒的ZQ信號(hào)需要分別連接240Ω電阻至GND。此處REFCA使用專用芯片產(chǎn)生：

所有的數(shù)據(jù)線均不復(fù)用，具體見下：

注意：HP BANK中LVDS的供電要求為1.8V；HR BANK中LVDS的供電要求為2.5V。

2.2 4片16位DDR4+1片8位DDR4級(jí)聯(lián)

選用的DDR芯片是鎂光的MT40A512M16LY-075E，其中4片16位DDR4+1片8位DDR4,總數(shù)據(jù)位寬高達(dá)72bit,級(jí)聯(lián)的示意圖見下：

16位DDR4顆粒1電路圖如下：

16位DDR4顆粒2電路圖如下：

16位DDR4顆粒3電路圖如下：

16位DDR4顆粒4電路圖如下：

8位DDR4顆粒5電路圖如下：

總結(jié)：

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，地址線完全復(fù)用，具體包括地址線A[13:0]、BA[1:0]和BG0，地址線需要39.2Ω，精度1%電阻上拉至VTT，每個(gè)上拉電阻附近需要放置一個(gè)0.1uF電容，且VTT需要有uF級(jí)別大電容。

* 兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，控制線完全復(fù)用，具體包括寫保護(hù)（WE_B）、行選通信號(hào)（RAS_B）、列選通信號(hào)（CAS_B）、復(fù)位信號(hào)（RESET_B）、片內(nèi)短接信號(hào)（ODT）、片選引腳（CS）、激活信號(hào)（ACT_B）、警告信號(hào)（ALERT_B）、奇偶檢驗(yàn)信號(hào)（PAR），另外測(cè)試信號(hào)分別連接499Ω電阻至GND，警告信號(hào)（ALERT_B）需要上拉至1.2V。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，時(shí)鐘線完全復(fù)用，具體包括CK_T、CK_C、CKE，特別地，時(shí)鐘信號(hào)需要連接36R，精度1%的電阻，然后串接0.01uF電容值1.2V；

注意：

這是一種末端短接匹配的一種方式（串始并末：串聯(lián)端接一般放置在信號(hào)源端，并連端接一般放置在信號(hào)接收端）

直接上拉至主電源即可。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，電源可以復(fù)用，具體包括VDD、VDDQ、VPP、REFCA,兩個(gè)顆粒的ZQ信號(hào)需要分別連接240Ω電阻至GND。此處REFCA使用電阻分壓方式產(chǎn)生，這種放置最明顯的優(yōu)勢(shì)是在布局時(shí)比較靈活：

• 所有的數(shù)據(jù)線均不復(fù)用，具體見下：

注意：

HP BANK中LVDS的供電要求為1.8V；HR BANK中LVDS的供電要求為2.5V。

最后一個(gè)顆粒的高8位數(shù)據(jù)線未使用，需要特別注意。

2.3 兩組5片16位DDR4級(jí)聯(lián)

這種級(jí)聯(lián)方式與前面的有所不同，前面的級(jí)聯(lián)方式不管多少顆粒都是同一組DDR，但是這種級(jí)聯(lián)方式采用的是兩組DDR設(shè)計(jì)，這種設(shè)計(jì)的方式看似比較復(fù)雜，其實(shí)兩組DDR可以分開來進(jìn)行分析，兩組DDR完全獨(dú)立，不存在復(fù)用的引腳。我們?cè)谶M(jìn)行電路分析時(shí)，只需要分析其中一組DDR電路即可。

16位顆粒1和顆粒2電路圖見下：

16位顆粒3和顆粒4電路圖見下：

16位DDR顆粒5電路圖見下：

總結(jié)：

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，地址線完全復(fù)用，具體包括地址線A[13:0]、BA[1:0]和BG0，地址線需要39.2Ω，精度1%電阻上拉至VTT，每個(gè)上拉電阻附近需要放置一個(gè)0.1uF電容，且VTT需要有uF級(jí)別大電容。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，控制線完全復(fù)用，具體包括寫保護(hù)（WE_B）、行選通信號(hào)（RAS_B）、列選通信號(hào)（CAS_B）、復(fù)位信號(hào)（RESET_B）、片內(nèi)短接信號(hào)（ODT）、片選引腳（CS）、激活信號(hào)（ACT_B）、警告信號(hào)（ALERT_B）、奇偶檢驗(yàn)信號(hào)（PAR），另外測(cè)試信號(hào)分別連接499Ω電阻至GND，警告信號(hào)（ALERT_B）需要上拉至1.2V。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，時(shí)鐘線完全復(fù)用，具體包括CK_T、CK_C、CKE，特別地，時(shí)鐘信號(hào)需要連接36R，精度1%的電阻，然后串接0.01uF電容值1.2V；

注意：

這是一種末端短接匹配的一種方式（串始并末：串聯(lián)端接一般放置在信號(hào)源端，并連端接一般放置在信號(hào)接收端）

直接上拉至主電源即可。

兩個(gè)16位DDR4顆粒級(jí)聯(lián)時(shí)，電源可以復(fù)用，具體包括VDD、VDDQ、VPP、REFCA,兩個(gè)顆粒的ZQ信號(hào)需要分別連接240Ω電阻至GND。此處REFCA使用電阻分壓方式產(chǎn)生，這種放置最明顯的優(yōu)勢(shì)是在布局時(shí)比較靈活：

所有的數(shù)據(jù)線均不復(fù)用。

注意：

HP BANK中LVDS的供電要求為1.8V；HR BANK中LVDS的供電要求為2.5V。