本文介紹如何搭建一個通用的圖像處理平臺，采用HDMI接口進行輸入、輸出，可用于測試基于HLS的FPGA圖像處理項目。

01硬件平臺

Zynq-700 ARM/FPGA SoC開發(fā)板套件。

02操作步驟

概述

本文演示如何搭建一個簡單的基于Xilinx FPGA的圖像處理平臺，可用于后續(xù)基于HLS（高層次綜合）的項目，并且可以采用標準的OpenCV庫輔助開發(fā)。

該項目采用Zybo Z7型號FPGA進行開發(fā)，該開發(fā)板上集成了HDMI輸入輸出接口，以及可以連接MIPI相機的CSI-2接口，便于后續(xù)開發(fā)使用。除了FPGA板卡外，還需要：1. HDMI相機；2. HDMI輸入輸出相關(guān)線纜；3. HDMI接口顯示屏。

軟件開發(fā)方面，采用：1. Vivado 2017.4；2. Xilinx SDK 2017.4；3. Digilent Vivado庫。

創(chuàng)建該項目，需要準備以下工作：1. 下載并解壓Digilent Vivado庫；2. 配置Digilent 板卡參數(shù)；3. 新建Zybo-Z7型號Vivado block 工程。

創(chuàng)建工程

在Vivado block design中添加以下IP核：

1. ZY NQ處理系統(tǒng) （用于圖像處理系統(tǒng)的配置核控制），PL時鐘0設(shè)為200MHZ，PL時鐘1設(shè)為100MHZ，啟用HP0總線（用于和PS端DDR傳輸圖像數(shù)據(jù)），啟用GP0總線（用于系統(tǒng)參數(shù)配置）。
2. DV I2RGB，將HDMI視頻流轉(zhuǎn)化為24位寬的RGB數(shù)據(jù)流。

圖2 配置DVI2RGB IP核

3. Video Timing Controller，用于檢測接收的HDMI視頻模式。

圖3 配置VTC IP核

4. Video In to AXI4-Stream，將視頻數(shù)據(jù)轉(zhuǎn)換為AXI數(shù)據(jù)流。

圖4 配置VIA IP核

5. AXI4-Stream Subset Converter ，將24位視頻數(shù)據(jù)轉(zhuǎn)換為RGB格式，分別在VDMA前后使用。

圖5 配置AXI4-Stream Subset Converter IP

6. VDMA ，配置如下：

圖6 配置VDMA IP

7. VTC，視頻時序控制器配置如下：

圖7 配置VTC IP

8. RGB2DVI，用于將視頻流轉(zhuǎn)換為HDMI數(shù)據(jù)：

圖8 配置RGB2DVI IP

完整Vivado工程

將上述IP組合在一起，完整Vivado工程如下圖所示：

圖9 完整工程框圖

然后將上述工程導入Xilinx SDK中，以創(chuàng)建應(yīng)用軟件。軟件里編寫以下程序：1. 檢測HDMI視頻信號，2. 配置視頻時序控制器，3. 配置VDMA從PS DDR讀出和寫入視頻數(shù)據(jù)。

最后，運行上述寫好的軟件，可以看到相機采集的視頻。