英特爾 Quartus Prime 軟件 v23.1 現(xiàn)已可供下載。這一新版本匯集諸多新功能和知識產(chǎn)權(quán) (IP)，將使基于英特爾 FPGA 的系統(tǒng)設(shè)計(jì)工作較以往更輕松。目前，該版本支持英特爾 Agilex FPGA 和 SoC M 系列。

英特爾 Quartus 軟件 IP 庫的新增功能特性包括：

Nios V/g 通用處理器內(nèi)核，它基于 RISC-V RV32IMA 指令集架構(gòu)

調(diào)試工具套件，其中 Lane Margin 工具支持 PCIe 5.0，適用于配備 R-Tile 的英特爾 Agilex 設(shè)備

支持采用基礎(chǔ)硬核IP的 Compute Express Link (CXL) 1.1，以及緩存行狀態(tài)跟蹤器，適用于配備 R-Tile 的英特爾 Agilex 設(shè)備

DDR5 和 LPDDR5 SDRAM 接口，適用于英特爾 Agilex 7 FPGA M 系列

支持封裝 HBM2e 的 DRAM，適用于英特爾 Agilex 7 FPGA M 系列

支持 32.44 Gbps 數(shù)據(jù)速率的 JESD204C 接口，適用于配備 F-Tile 的英特爾 Agilex 設(shè)備

一個(gè)系統(tǒng)級設(shè)計(jì)示例，展示了 MACsec 和配套的加解密 IP 在 25G/100G 全雙工實(shí)現(xiàn)中的應(yīng)用

支持 HDMI 2.1 像素復(fù)制/去重，適用于英特爾 Agilex 7 FPGA M 系列

DisplayPort：支持 DP1.4 HDCP，適用于英特爾 Agilex 7 FPGA

支持DisplayPort 2.0 UHBR10 + HDCP，適用于英特爾 Agilex 7 FPGA

支持 12G-SDI，適用于英特爾 Agilex 7 FPGA M 系列

Nios V/g 內(nèi)核是 Nios V 嵌入式處理器系列推出的第二款軟核處理器內(nèi)核，英特爾 Agilex、英特爾 Stratix 10、英特爾 Arria 10 以及英特爾 Cyclone 10 GX FPGA 與 SoC 均支持。Nios V/g 處理器內(nèi)核基于 RISC-V RV32IMA 指令集架構(gòu)，與現(xiàn)有的 Nios V/m 內(nèi)核相比，功能更多，性能更高。其具備的硬件特性包括：

可配置的指令緩存/數(shù)據(jù)緩存（每核緩存大小為 1 KB、2 KB、4 KB、8 KB 或 16 KB)

一個(gè)整數(shù)乘法/除法單元

采用原子順序操作的讀-改-寫指令

支持用戶定義的自定義指令

此外，Nios V/g 內(nèi)核還有著更大的軟件生態(tài)系統(tǒng)，包括 FreeRTOS 和 Zephyr RTOS 支持。Ashling RiscFree 集成開發(fā)環(huán)境 (IDE) 也得到提升，除了支持英特爾 硬件抽象層 (HAL) 和 uCOS 操作系統(tǒng)外，還支持對 FreeRTOS 和 Zephyr RTOS 進(jìn)行調(diào)試。當(dāng)前，英特爾 Agilex、英特爾 Stratix 10、英特爾 Arria 10 和英特爾 Cyclone 10 GX 設(shè)備均支持 Nios V/g。

新增的英特爾 Quartus Prime 軟件工具包括改版后的 Design Netlist Infrastructure (DNI)，它是一種新的后端數(shù)據(jù)庫，其功能特性經(jīng)過改進(jìn)，可以加快編譯速度。基于這一新 DNI 構(gòu)建的三個(gè)新功能是：新的 RTL Analyzer、面向寄存器傳輸級 (RTL) 設(shè)計(jì)的 Synopsys Design Constraints (SDC) 以及合成后靜態(tài)時(shí)序分析 (Post-Synthesis Static Timing Analysis)。

新的 RTL Analyzer 新增了以下幾項(xiàng)功能特性：

一個(gè) Object Constraints Viewer（對象約束查看器），支持根據(jù)源文件對某項(xiàng)任務(wù)或約束條件進(jìn)行交叉探查

一個(gè) Object Set Console（對象集控制臺），支持按照列表、層次結(jié)構(gòu)或類型更輕松地實(shí)現(xiàn)對象可視化

一個(gè) Sweep Hints Viewer（清除線索查看器），可顯示合成過程中某些對象被清除的原因

面向寄存器傳輸級 (RTL) 設(shè)計(jì)的 Synopsys Design Constraints (SDC) 功能支持將時(shí)序約束附于 RTL 名稱上而非合成后的網(wǎng)表 (Netlist) 名稱上。該功能可加快對設(shè)計(jì)進(jìn)行約束的進(jìn)程，因?yàn)樵O(shè)計(jì)人員可以使用設(shè)計(jì)中分配給各節(jié)點(diǎn)的名稱，而不必在合成后賦予節(jié)點(diǎn)新名稱。 合成后靜態(tài)時(shí)序分析功能有助于在未進(jìn)行完整編譯的情況下估算設(shè)計(jì)的最終用時(shí)，從而將完成這項(xiàng)任務(wù)的時(shí)間從數(shù)小時(shí)降至幾分鐘。該功能有助于在設(shè)計(jì)周期內(nèi)更早地發(fā)現(xiàn)將會影響時(shí)序收斂的問題。 英特爾 Quartus Prime 軟件其他功能特性包括：

面向內(nèi)存和 FIFO 功能的可參數(shù)化宏，這些宏可在改變外部內(nèi)存接口或 FIFO IP 配置時(shí)提高編譯速度。

增強(qiáng)了定點(diǎn) DSP 寄存器的打包總結(jié)報(bào)告和打包細(xì)節(jié)報(bào)告，現(xiàn)在它們還包含了寄存器名稱、寄存器使用情況（全部寄存、部分寄存或未寄存）以及防止寄存器打包的原因等其他信息。

一個(gè)新的Exploration Dashboard（發(fā)現(xiàn)與探索儀表板），它會匯總和比較來自多個(gè)項(xiàng)目的編譯結(jié)果，便于決定最好的實(shí)現(xiàn)方案。