1.FPGA設計工程師努力的方向？
SOPC、高速串行I/O、低功耗、可靠性、可測試性和設計驗證流程的優化等方面。
隨著芯片工藝的提高，芯片容量、集成度都在增加，FPGA設計也朝著高速、高集成度、低功耗、高可靠性、高可測、可驗證性發展。

2.FPGA設計中對時鐘的使用？
FPGA芯片有固定的時鐘路徑，這些路徑能有效減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL、DLL或DCM，或者把邏輯轉換到觸發器的D輸入（這些也是對時鐘邏輯操作的替代方案）。

3. FPGA設計如何實現同步時序電路的延時？
異步電路一般是通過加buffer、兩級與非門等來實現延時，但這是不適合同步電路實現延時的。在同步電路中，對于比較大的和特殊要求的延時，一般是通過高速時鐘產生計數器，通過計數器來控制延時，對于比較小的延時，可以通過觸發器打一拍，不過這樣只能延遲一個時鐘周期。

4. FPGA中可以綜合實現為RAM、ROM、CAM的是那種資源及其注意事項？
三種資源：BLOCK RAM，觸發器（FF）、查找表（LUT）
5. HDL語言的層次概念？
HDL語言是分層次的、類型的，最常用的層次概念有系統與標準級、功能模塊級、行為級、寄存器傳輸級、門級。系統級、算法級、RTL級（行為級）、門級、開關級。

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