作者：Jim Surber and Leo McHugh

新的集成完整DDS產品為敏捷頻率合成應用提供了一種有吸引力的模擬PLL替代方案。長期以來，直接數字頻率合成 （DDS） 一直被認為是生成高精度、頻率捷變（寬范圍內可快速變化的頻率）、低失真輸出波形的卓越技術。DDS架構（圖1）采用精密相位累加器和數字信號處理技術來生成數字正弦波表示，該表示以高度穩定的參考時鐘為參考。然后將數字正弦波數據施加到高速數模轉換器（DAC），以產生相應的模擬正弦波輸出信號。

圖1.基本完整DDS系統框圖。

DDS系統的一個主要優點是，可以在數字處理器控制下精確快速地控制其輸出頻率和相位。其他固有的DDS屬性包括能夠以極精細的頻率和相位分辨率進行調諧（頻率控制在毫赫茲（mHz）范圍內，相位控制<0.09°，以及頻率快速“跳躍”（每秒高達2300萬次輸出頻率變化）。這些特性相結合，使該技術在軍用雷達和通信系統中非常受歡迎。事實上，DDS技術以前幾乎完全被降級為高端和軍事應用：它成本高，耗電大（以瓦特為單位的耗散），難以實現，需要分立的高速信號DAC，并且有一組用戶不利的系統接口要求。

圖2.AD9830 50 MHz C-DDS的框圖

ADI公司推出的全新突破性CMOS數字頻率合成器產品系列提高了基于DDS的頻率合成器解決方案的吸引力。AD9850、AD9830125MHz和50 MHz完整DDS（CDDS）器件包括片內10位信號DAC（圖2和圖3）。它們針對低輸出失真進行了優化，具有 72 dBc 窄帶的無雜散動態范圍 （SFDR） 和高達 54 dBC 的寬帶 @ 40 MHz。 其他產品特性，如小型表面貼裝封裝、極低的功耗（+3.3 V時低至155 mW）、增強的功能和低廉的價格，共同確保這些器件確實是DDS技術的最新技術。它們現在允許用戶處理成本敏感型、大批量、消費類合成器應用;它們為基于模擬的鎖相環（PLL）技術提供了一種可行的替代方案，用于生成敏捷的模擬輸出頻率。

AD98x0器件對于本振（LO）和上/下變頻級應該具有獨特的吸引力，而這些器件迄今為止一直是基于PLL的模擬頻率合成器的專屬領域。出于多種原因，AD98x0器件的完整DDS架構與等效的基于PLL的敏捷模擬頻率合成器相比具有明顯的優勢。例如：

輸出頻率分辨率：AD98x0 C-DDS產品具有32位相位累加器，可實現比基于PLL的頻率合成器更精細的輸出頻率調諧分辨率。AD9850的可調輸出分辨率為0.06 Hz，時鐘頻率為125 MHz;AD9830的調諧分辨率為0.012 Hz，參考時鐘為50 MHz。此外，這些器件的輸出在過渡到新頻率期間是相位連續的。相比之下，基于 PLL 的基本模擬頻率合成器的輸出調諧分辨率通常為 1 kHerz;它缺乏數字信號處理提供的固有分辨率。

輸出電壓開關時間：模擬PLL頻率開關時間是其反饋環路建立時間和VCO響應時間的函數，通常>1 ms?；?C-DDS 的頻率合成器切換時間僅受 DDS 數字處理延遲限制;AD9850的最小輸出頻率開關時間為43 ns。

調諧范圍： 關鍵反饋環路帶寬和輸入參考頻率關系決定了典型模擬PLL電路的穩定（可用）頻率范圍?；?C-DDS 的頻率合成器不受此類環路濾波器穩定性問題的影響，并且在整個奈奎斯特范圍（<時鐘速率的 1/2）內可調諧。

相位噪聲： 由于分頻，基于C-DDS的解決方案在輸出相位噪聲方面比模擬PLL頻率合成器具有明顯的優勢。C-DDS頻率合成器的輸出相位噪聲實際上優于其參考時鐘源，而基于模擬PLL的頻率合成器的缺點是實際上會增加其參考頻率中的相位噪聲。

電路板空間要求： 高度集成的AD98x0 C-DDS器件采用非常小的表面貼裝封裝，與大多數高質量等效帶寬分立PLL頻率合成器方案相比，不需要更多的電路板空間。

成本： 打破現有的DDS價格障礙，基于C-DDS的解決方案在大批量應用中具有競爭力，具有帶寬等效的基于PLL的分立式頻率合成器解決方案。

功耗： C-DDS頻率合成器的功耗比早期的分立DDS解決方案低得多。例如，AD9850在3.3 V時，采用100 MHz參考時鐘產生40 MHz信號時功耗為155 mW。這與同類分立式模擬PLL電路相比具有競爭力。

實施復雜性： 完整的DDS解決方案，包括信號DAC，意味著系統設計變得容易。不再需要實現DDS解決方案所需的RF設計專業知識;困難的部分已經完成。用于控制的簡單數字指令集可最大程度地降低支持硬件的復雜性。數字系統設計取代了基于PLL的模擬頻率合成器解決方案所需的模擬密集型系統設計，以解決類似問題。

圖3.AD9850 125 MHz C-DDS框圖

交流性能是選擇頻率合成器時的一個重要考慮因素。C-DDS頻率合成器系統的失真性能受其信號DAC的限制;AD98x0器件在CMOS DAC性能方面樹立了新的基準。其板載 10 位 DAC 內核針對寬輸出帶寬上的高 SFDR 進行了深入優化，本身就是技術突破（請參閱本期第 7-9 頁）。圖4和圖5顯示了AD9850輸出的寬帶頻譜圖，該輸出頻率采用125 MHz參考時鐘產生5 MHz和40 MHz輸出頻率。在62.5 MHz奈奎斯特帶寬（參考時鐘速率的1/2）下，AD9850輸出的SFDR分別為62.8 dB和55.2 dB。這種動態性能以前只能通過耗散幾瓦的昂貴雙極性DAC來實現。

圖4.AD9850寬帶頻譜圖，功耗為5 MHz（時鐘為125 MHz）。

在其他應用中，其中許多應用以基于模擬PLL的頻率合成器解決方案為主，窄帶性能是一個重要的考慮因素。在窄帶應用中，C-DDS頻率合成器輸出的雜散性能在很大程度上取決于DDS的數字截斷電平，而不是DAC的性能。圖6顯示了AD9830在4.16 MHz A時的窄帶圖外和一個 50 MHz 時鐘。SFDR在基波的±5 kHz窗口內大于79 dB。

圖6.AD9830窄帶頻譜圖4.1 MHz Aout（50 MHz時鐘）。

AD9850和AD9830均采用非常簡單的負載方案，以實現用戶友好的操作。它們只需要一個數據時鐘和數據/地址總線來控制輸出頻率和相位，并啟用休眠模式。除了輸出濾波的特定要求外，不需要模擬密集型系統設計。AD9850還有一個有用的附加特性：集成高速比較器。DAC的濾波輸出可施加到該比較器，以產生方波輸出而不是正弦波，從而便于將該器件用作頻率捷變時鐘發生器。兩款器件均提供PC兼容評估板，便于對合成系統進行臺架測試。

快速輸出跳頻、數字控制、低輸出失真和高調諧分辨率的組合使 Complete-DDS 解決方案成為模擬 PLL 頻率合成器的可行替代方案。AD9830和AD9850在CMOS DAC和DDS技術方面的突破值得認真考慮任何頻率合成器要求。

是呢環保局：郭婷