由于各種邏輯電平的輸入、輸出電平標(biāo)準(zhǔn)不一致,所需的輸入電流、輸出驅(qū)動(dòng)電流也不同,為了使不同邏輯電平能夠安全、可靠地連接,邏輯電平匹配將是電路設(shè)計(jì)中必須考慮的問(wèn)題。

一、邏輯電平匹配原則

1.1、電平關(guān)系,驅(qū)動(dòng)器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍之內(nèi),并保證一定的噪聲容限(Vohmin-Vihmin≥0.4V，Vilmax-Volmax≥0.4V)。

1.2、驅(qū)動(dòng)能力,驅(qū)動(dòng)器件必須能滿足負(fù)載器件對(duì)灌電流、拉電流最大需求。

1.3、時(shí)延特性,設(shè)計(jì)中要充分考慮邏輯電平轉(zhuǎn)換帶來(lái)的延時(shí)，保證數(shù)據(jù)傳輸能滿足負(fù)載器件的時(shí)序容限,特別是高速信號(hào)。

1.4、上升/下降時(shí)間特性,應(yīng)保證Tplh和Tphl滿足電路時(shí)序關(guān)系的要求和EMC的要求。

1.5、電壓過(guò)沖要求,過(guò)沖不應(yīng)超出器件允許的電壓絕對(duì)最大值，否則有可能導(dǎo)致器件損壞。

二、匹配電路分析

2.1、LVDS到LVDS的連接

LVDS的輸入與輸出都是內(nèi)匹配的，所以LVDS之間可以直接連接,具體可參考：硬件設(shè)計(jì):邏輯電平--LVDS。

2.2、PECL到PECL的連接

PECL電平的直流偏置電路要求是戴維南等效終端電路為輸出負(fù)載通過(guò)50Ω電阻接到VCC-2V的電源上，如圖1所示。在這種負(fù)載條件下,OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，輸出電流典型值為14mA。

圖1 標(biāo)準(zhǔn)PECL終端

PECL到PECL的連接包括直流耦合和交流耦合兩種方式;

圖2PECL直流耦合匹配電路

直流耦合的電路連接如圖2所示，差分單端線對(duì)交流信號(hào)的等效電路為連接50Ω阻抗到地;直流偏置的等效電路為連接50Ω電阻到VCC-2V，且通過(guò)50Ω電阻的電流為14mA。所以R1、R2滿足的公式為：

R1//R2=50交流等效：電壓源短路，電流源開(kāi)路

R2/(R1+R2)=(VCC-2V)/VCC直流等效：14mA電流源與VCC電壓源共同作用，使線上電壓為VCC-1.3V;當(dāng)只考慮14mA電流源時(shí)，負(fù)載為R1//R2，所以輸出線路上的電壓為0.7V;為滿足要求，需要電阻分壓為VCC-2V。

綜合上面兩式：

3.3V情況下：R1=130ΩR2=82Ω;

5V情況下：R1=82Ω R2=130Ω;

圖3 PECL交流耦合匹配電路

交流耦合的電路連接如圖3所示，有a和b兩種匹配方式;對(duì)于圖a的匹配電路分析如下：

1.驅(qū)動(dòng)端

交流：交流信號(hào)直接通過(guò)電容耦合至后級(jí)電路，耦合電容和電阻R1靠近輸出端;

直流：R1提供14mA到地的通路，且信號(hào)線上的等效電壓為VCC-1.3V,即R1=(VCC-1.3V)/14mA;(電源為3.3V時(shí)，R1=142Ω(一般取142Ω~200Ω);電源為5V時(shí)，R1=270Ω)

2.接收端

交流：R2//R3的等效電阻為50Ω;

直流：分壓電路使線上電壓偏壓到VCC-1.3V，即R3*VCC/(R2+R3)=VCC-1.3V;

計(jì)算得：R2=50VCC/(VCC-1.3V)R3=50VCC/1.3V;

3.3V情況下：R2=82ΩR3=130Ω;

5V情況下：R2=68ΩR3=180Ω;

圖b的匹配電路分析如下：

1.驅(qū)動(dòng)端

交流：交流信號(hào)直接通過(guò)電容耦合至后級(jí)電路，耦合電容和電阻R1靠近輸出端;

直流：R1提供14mA到地的通路，且信號(hào)線上的等效電壓為VCC-1.3V,即R1=(VCC-1.3V)/14mA;(電源為3.3V時(shí)，R1=142Ω(一般取142Ω~200Ω);電源為5V時(shí)，R1=270Ω)

2.接收端

交流：R2//R3//50的等效電阻約為50Ω;

直流：分壓電路使線上電壓偏壓到VCC-1.3V，即R3*VCC/(R2+R3)=VCC-1.3V;

所以R2和R3通常選如下值：3.3V情況下：R2=2.7KR3=4.3K;

5V情況下：R2=2.7KR3=7.8K;

2.3、LVPECL到CML的連接

LVPECL到CML的連接包括直流耦合和交流耦合兩種方式，交流耦合的方式如圖4所示;

圖4 LVPECL到CML的交流耦合方式

1.驅(qū)動(dòng)端

驅(qū)動(dòng)端的直流偏置電路和PECL和PECL的交流耦合情況一樣，所以R的取值為142Ω~200Ω;

如果LVPECL的輸出信號(hào)擺幅大于CML的接收范圍(LVPECL輸出擺幅為600~1000mV,CML輸入擺幅為400~1000mV)，可以在信號(hào)通道上串一個(gè)25Ω的電阻，這時(shí)CML輸入端的電壓擺幅變?yōu)樵瓉?lái)的0.67倍,比例關(guān)系計(jì)算可參考硬件設(shè)計(jì)--阻抗匹配。

2.接收端

由于CML接收器內(nèi)部一般包含50Ω的匹配電阻，所以耦合電容輸出端直連CML接收器。

圖5 LVPECL到CML直流耦合電平轉(zhuǎn)換網(wǎng)絡(luò)

LVPECL到CML的直流耦合方式如圖5所示，在LVPECL到CML的直流耦合方式中需要一個(gè)電平轉(zhuǎn)換網(wǎng)絡(luò)，該電平轉(zhuǎn)換網(wǎng)絡(luò)的作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡(luò)引入的損耗要小，以保證LVPECL的輸出經(jīng)過(guò)衰減后仍能滿足CML的輸入靈敏度的要求;另外還要求自LVPECL端看到的負(fù)載阻抗近似50Ω，所以有以下方程式：

計(jì)算結(jié)果為：R1=170ΩR2=82.5RR3=450Ω;

增益要求取決于芯片，當(dāng)芯片輸入靈敏度要求為20mV時(shí)，20mV/400mV=0.05;

2.4、CML到LVPECL的連接

CML到LVPECL的連接基本上都是采用交流耦合的方式，如圖6所示，電阻網(wǎng)絡(luò)計(jì)算方式可參考2.2小節(jié)。

圖6 CML到LVPECL交流耦合方式

當(dāng)LVPECL有內(nèi)部偏置時(shí)，匹配電路可設(shè)計(jì)如圖7所示。

圖7 CML到LVPECL交流耦合方式(LVPECL帶內(nèi)部偏置)

2.5、LVPECL到LVDS的連接

LVPECL到LVDS的連接方式有直流耦合和交流耦合兩種方式，其中LVPECL到LVDS的直流耦合方式需要一個(gè)電阻網(wǎng)絡(luò)，如圖8所示，設(shè)計(jì)該網(wǎng)絡(luò)時(shí)需考慮：

1.LVPECL的最優(yōu)輸出負(fù)載為50Ω接到VCC-2V;

2.電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號(hào)經(jīng)衰減后仍能落在LVDS的有效范圍內(nèi);

3.LVDS的輸入差分阻抗為100Ω，或者單端到虛擬地為50Ω(該阻抗不提供直流通路);

圖8 LVPECL到LVDS直流耦合電平轉(zhuǎn)換網(wǎng)絡(luò)

要完成LVPECL到LVDS的邏輯轉(zhuǎn)換，需要滿足如下方程式：

計(jì)算結(jié)果得：R1=182ΩR2=48ΩR3=48ΩVA=1.14VRAC=51.8ΩRDC=62.8ΩGain=0.337;

所以得到LVPECL到LVDS直流耦合連接如圖9所示。

圖9 LVPECL到LVDS的連接

LVPECL到LVDS的交流耦合如圖10所示，LVPECL的輸出端到地需加直流偏置電阻(142Ω~200Ω)，同時(shí)信號(hào)通道上一定要串接50Ω的電阻，以提供一定衰減。LVDS的輸入端到地需加5K的電阻，以提供近似0.86V的共模電壓(LVDS輸入端并聯(lián)100Ω電阻，對(duì)于交流來(lái)說(shuō)沒(méi)有地電平，只有虛擬地電平，所以加5K電阻到地，確定實(shí)際地電平)。

圖10 LVPECL到LVDS交流耦合方式

2.6、LVDS到LVPECL的連接

LVDS到LVPECL的連接方式有直流耦合和交流耦合兩種方式,當(dāng)采用直流耦合方式時(shí)，需要增加一個(gè)電阻網(wǎng)絡(luò)，用于完成直流電平的轉(zhuǎn)換，如圖11所示，設(shè)計(jì)該網(wǎng)絡(luò)時(shí)需考慮：

1.LVDS輸出電平為1.2V，LVPECL的輸入電平為Vcc-1.3V;

2.LVDS的輸出是以地為基準(zhǔn)，而LVPECL的輸入是以電源為基準(zhǔn)，這要求考慮電阻網(wǎng)絡(luò)時(shí)應(yīng)注意LVDS的輸出電位不應(yīng)對(duì)供電電源敏感;

3.需要折中考慮功耗和速度，如果電阻值取的較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動(dòng)影響;

4.考慮電阻網(wǎng)絡(luò)與傳輸線的阻抗匹配問(wèn)題;

圖11 LVDS到LVPECL直流耦合方式

要完成LVDS到LVPECL的邏輯轉(zhuǎn)換，需要滿足如下方程式：

計(jì)算結(jié)果得：R1=406ΩR2=270ΩR3=440ΩRIN=50ΩGain=0.62;

但考慮到避免非常用料的使用，所以最終取值可選擇：R1=402ΩR2=270ΩR3=442ΩRIN=49.9ΩGain=0.62;

LVDS的最小差分輸出信號(hào)擺幅為500mV,而經(jīng)過(guò)上述轉(zhuǎn)換網(wǎng)絡(luò)后加到LVPECL輸入端的信號(hào)擺幅變?yōu)?10mV,雖然該幅度低于LVPECL的輸入標(biāo)準(zhǔn)，但是對(duì)于絕大數(shù)LVPECL電路來(lái)說(shuō)，該幅度是足夠的。

LVDS到LVPECL的交流耦合方式主要有圖12中三種方式，在耦合電容前完成阻抗匹配然后給LVPECL增加直流偏置，或者直流偏置和阻抗匹配在一起，具體計(jì)算方式可參考2.2小節(jié)。

圖12 LVDS到LVPECL交流耦合方式

2.7、CML到LVDS的連接

一般情況下，在光傳輸系統(tǒng)中沒(méi)有CML和LVDS的互連問(wèn)題，因?yàn)長(zhǎng)VDS通常是作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155MHz，622MHz或1.25GHz;而CML常用來(lái)做串行數(shù)據(jù)的傳輸，數(shù)據(jù)速率為2.5GHz或10GHz。