女人自慰AV免费观看内涵网,日韩国产剧情在线观看网址,神马电影网特片网,最新一级电影欧美,在线观看亚洲欧美日韩,黄色视频在线播放免费观看,ABO涨奶期羡澄,第一导航fulione,美女主播操b

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

Vivado在FPGA設計中的優勢

lhl545545 ? 來源:ZYNQ ? 作者:ZYNQ ? 2022-09-19 16:20 ? 次閱讀

Xilinx的新一代設計套件Vivado相比上一代產品ISE,在運行速度、算法優化和功能整合等很多方面都有了顯著地改進。但是對初學者來說,新的約束語言XDC以及腳本語言Tcl的引入則成為了快速掌握Vivado使用技巧的最大障礙,以至于兩年多后的今天,仍有很多用戶缺乏升級到Vivado的信心。

本文介紹了Tcl在Vivado中的基礎應用,希望起到拋磚引玉的作用,指引使用者在短時間內快速掌握相關技巧,更好地發揮Vivado在FPGA設計中的優勢。

Tcl的背景介紹和基礎語法

Tcl(讀作tickle)誕生于80年代的加州大學伯克利分校,作為一種簡單高效可移植性好的腳本語言,目前已經廣泛應用在幾乎所有的EDA工具中。Tcl 的最大特點就是其語法格式極其簡單甚至可以說僵化,采用純粹的 [命令 選項 參數] 形式,是名副其實的“工具命令語言”( 即Tcl的全稱Tool Command Language)。

實際上Tcl的功能可以很強大,用其編寫的程序也可以很復雜,但要在Vivado或大部分其它EDA工具中使用,則只需掌握其中最基本的幾個部分。

注:在以下示例中,% 表示Tcl的命令提示符,執行回車后,Tcl會在下一行輸出命令執行結果。// 后是作者所加注釋,并不是例子的一部分。

設置變量

82c33c36-3730-11ed-ba43-dac502259ad0.png

打印

82dbcbd4-3730-11ed-ba43-dac502259ad0.png

打印主要通過puts語句來執行,配合特殊符號,直接決定最終輸出內容。

文件I/O

82f16d72-3730-11ed-ba43-dac502259ad0.png

可以看到Tcl對文件的操作也是通過設置變量,改變屬性以及打印命令來進行的。上述寫文件的例子中通過puts命令在my_file.txt文件中寫入兩行文字,分別為“Hello World!” 和myVar變量的值,然后在讀文件操作中逐行讀取同一文件的內容。

控制流和循環命令

Tcl語言中用于控制流程和循環的命令與C語言及其它高級語言中相似,包括if、while、for和foreach等等。

具體使用可以參考如下示例:

830b6bdc-3730-11ed-ba43-dac502259ad0.png

子程序/過程

Tcl中的子程序也叫做過程(Procedures),Tcl正是通過創建新的過程來增強其內建命令的能力,提供更強的擴展性。具體到Vivado的使用中,用戶經??梢酝ㄟ^對一個個子程序/過程的創建來擴展或個性化Vivado的使用流程。

83309bc8-3730-11ed-ba43-dac502259ad0.png

一些特殊符號

8349ca3a-3730-11ed-ba43-dac502259ad0.png

835dff96-3730-11ed-ba43-dac502259ad0.png

Tcl語言的基本語法相對簡單,但要熟練掌握仍需日常不斷練習。Xilinx網站上有很多相關資料,這里推薦兩個跟Tcl相關的文檔 UG835 和 UG894 ,希望對大家學習Vivado和Tcl有所幫助。

在Vivado中使用Tcl定位目標

在Vivado中使用Tcl最基本的場景就是對網表上的目標進行遍歷、查找和定位,這也是對網表上的目標進行約束的基礎。要掌握這些則首先需要理解Vivado對目標的分類。

目標的定義和定位

8376d9d0-3730-11ed-ba43-dac502259ad0.png

如上圖所示,設計頂層的I/O稱作ports,其余底層模塊或是門級網表上的元件端口都稱作pins。而包括頂層在內的各級模塊,blackbox以及門級元件,都稱作cells。連線稱作nets,加上XDC中定義的clocks,在Vivado中一共將網表文件中的目標定義為五類。要選取這五類目標,則需用相應的get_*命令,例如get_pins等等。

get_ports

ports僅指頂層端口,所以get_ports的使用相對簡單,可以配合通配符“* ”以及Tcl語言中處理list的命令一起使用。如下所示,

83888aea-3730-11ed-ba43-dac502259ad0.png

839c9a94-3730-11ed-ba43-dac502259ad0.png

get_cells/get_nets

不同于ports僅指頂層端口,要定位cells和nets則相對復雜,首先需要面對層次的問題。這里有個大背景需要明確:Vivado中Tcl/XDC對網表中目標的搜索是層次化的,也就是一次僅搜索一個指定的層次current_instance,缺省值為頂層。

以下圖所示設計來舉例,若要搜索A(不含a1,a2)層次內的所有cells和名字中含有nt的nets, 有兩種方法:

83b070c8-3730-11ed-ba43-dac502259ad0.png

83bd6a3a-3730-11ed-ba43-dac502259ad0.png

若要將搜索層次改為A+B+b1,則可以寫一個循環,逐一用current_instance將搜索層次指向A,B和b1,再將搜索到的cells或nets合成一個list輸出即可。

若要將搜索層次改為當前層次以及其下所有子層次,可以使用 -hierarchical (在Tcl中可以簡寫為-hier )。

83cbdf7a-3730-11ed-ba43-dac502259ad0.png

在使用-hierarchical時有一點需要特別留意,即后面所跟的搜索條件僅指目標對象的名字,不能含有代表層次的“/” 。下面列出的寫法便是一種常見的使用誤區,并不能以此搜索到A及其下子層次內所有的cells。

83df0442-3730-11ed-ba43-dac502259ad0.png

get_pins

83eb68ea-3730-11ed-ba43-dac502259ad0.png

pins在Vivado數據庫中有個獨特的存在形式,即 / 。這里的“/”不表示層次,而是其名字的一部分,表示這個pin所屬的實體。也就是說,在使用get_pins 配合-hier來查找pins時,“/”可以作為名字的一部分,出現在搜索條件內(注意與上述get_cells和get_nets的使用區別)。

83f9e2c6-3730-11ed-ba43-dac502259ad0.png

目標之間的關系

Tcl在搜索網表中的目標時,除了上述根據名字條件直接搜索的方式,還可以利用目標間的關系,使用-of_objects(在Tcl中可以簡寫為-of)來間接搜索特定目標。Vivado中定義的五類目標間的關系如下頁左圖所示。

840a912a-3730-11ed-ba43-dac502259ad0.png

以上示右圖的設計來舉例,

841dfcc4-3730-11ed-ba43-dac502259ad0.png

下圖是一個更復雜的示例,涉及跨層次搜索??梢钥吹皆趃et_pins時,要加上-leaf才能準確定位到門級元件(或blackbox)的端口q。另外,在實際操作中,使用get_nets和get_pins時,需要視情況而加上其它條件(-filter)才能準確找到下述例子中的cells (i2)。

842f373c-3730-11ed-ba43-dac502259ad0.png

高級查找功能

在使用get_*命令查找網表中的目標時,除了名字這一直接條件,往往還需要輔以其它更復雜的條件判斷,這就需要用到高級查找功能:-filter 結合Tcl支持的各種關系和邏輯運算符(==, !=, =~, !~, <=, >=, >, <, &&, ||)甚至是正則表達式來操作。

843f63e6-3730-11ed-ba43-dac502259ad0.png

在創建子程序時也常常用到-filter,例如下述get_p的子程序/過程就可以用來返回指定管腳的方向屬性,告訴用戶這是一個輸入管腳還是一個輸出管腳。

845a1286-3730-11ed-ba43-dac502259ad0.png

Tcl在Vivado中的延伸應用

Tcl在Vivado中的應用還遠不止上述所列,其它常用的功能包括使用預先寫好的Tcl腳本來跑設計實現流程,創建高級約束(XDC不支持循環等高級Tcl語法)以及實現復雜的個性化設計流程等等。Tcl所帶來的強大的可擴展性決定了其在版本控制、設計自動化流程等方面具有圖形化界面不能比擬的優勢。

Vivado在不斷發展更新的過程中,還有很多新的功能,包括ECO、PR、HD Flow等等都是從Tcl腳本方式開始支持,然后再逐步放入圖形化界面中實現。這也解釋了為何高端FPGA用戶和熟練的Vivado用戶都更偏愛Tcl腳本。

審核編輯:彭靜
聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1643

    文章

    21954

    瀏覽量

    613988
  • FPGA設計
    +關注

    關注

    9

    文章

    428

    瀏覽量

    27133
  • EDA工具
    +關注

    關注

    4

    文章

    271

    瀏覽量

    32579
  • Vivado
    +關注

    關注

    19

    文章

    828

    瀏覽量

    68205

原文標題:一文搞懂Tcl在Vivado中的應用

文章出處:【微信號:ZYNQ,微信公眾號:ZYNQ】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦
    熱點推薦

    基于FPGA vivado 17.2 的數字鐘設計

    基于FPGA vivado 17.2 的數字鐘設計
    的頭像 發表于 06-08 09:41 ?1.1w次閱讀
    基于<b class='flag-5'>FPGA</b> <b class='flag-5'>vivado</b> 17.2 的數字鐘設計

    怎么vivado創建一個coe文件?

    讓我知道vivadozed fpga創建coe文件,是否可以project / srcs目錄中找到它
    發表于 04-15 10:04

    芯片設計FPGA優勢是什么?

    芯片設計FPGA優勢是什么?基于FPGA的芯片設計方法及流程是怎樣的?
    發表于 05-10 07:06

    使用Vivado高層次綜合 (HLS)進行FPGA設計的簡介

    Introduction to FPGA Design with Vivado High-Level Synthesis,使用 Vivado 高層次綜合 (HLS) 進行 FPGA
    發表于 01-06 11:32 ?65次下載

    VIVADO——IP封裝技術封裝一個普通的VGA IP-FPGA

    有關FPGA——VIVADO15.4開發IP 的建立
    發表于 02-28 21:04 ?16次下載

    基于FPGAVivado功耗估計和優化

    資源、速度和功耗是FPGA設計的三大關鍵因素。隨著工藝水平的發展和系統性能的提升,低功耗成為一些產品的目標之一。功耗也隨之受到越來越多的系統工程師和FPGA工程師的關注。Xilinx新一代開發工具
    發表于 11-18 03:11 ?7002次閱讀

    TclVivado的基礎應用

    Vivado使用技巧的最大障礙,以至于兩年多后的今天,仍有很多用戶缺乏升級到Vivado的信心。本文介紹了TclVivado的基礎應用,
    發表于 11-18 03:52 ?5120次閱讀
    Tcl<b class='flag-5'>在</b><b class='flag-5'>Vivado</b><b class='flag-5'>中</b>的基礎應用

    Vivado使用誤區與進階——Vivado實現ECO功能

    關于TclVivado的應用文章從Tcl的基本語法和在Vivado的應用展開,介紹了如何擴展甚至是定制
    發表于 11-18 18:26 ?5650次閱讀
    <b class='flag-5'>Vivado</b>使用誤區與進階——<b class='flag-5'>在</b><b class='flag-5'>Vivado</b><b class='flag-5'>中</b>實現ECO功能

    TclVivado的基礎應用及優勢

    實際上Tcl的功能可以很強大,用其編寫的程序也可以很復雜,但要在Vivado或大部分其它EDA工具中使用,則只需掌握其中最基本的幾個部分
    的頭像 發表于 07-24 16:52 ?3697次閱讀
    Tcl<b class='flag-5'>在</b><b class='flag-5'>Vivado</b><b class='flag-5'>中</b>的基礎應用及<b class='flag-5'>優勢</b>

    FPGA設計TclVivado的基礎應用

    Tcl介紹 Vivado是Xilinx最新的FPGA設計工具,支持7系列以后的FPGA及Zynq 7000的開發。與之前的ISE設計套件相比,Vivado可以說是全新設計的。無論從界面
    的頭像 發表于 11-17 17:32 ?2858次閱讀

    Vitis把Settings信息傳遞到底層的Vivado

    本篇文章來自賽靈思高級工具產品應用工程師 Hong Han. 本篇博文將繼續介紹Vitis把Settings信息傳遞到底層的Vivado. 對于Vivado實現階段策略的指定
    的頭像 發表于 08-13 14:35 ?4482次閱讀

    FPGA Vivado】基于 FPGA Vivado 的流水燈樣例設計

    【流水燈樣例】基于 FPGA Vivado 的數字鐘設計前言模擬前言Vivado 設計流程指導手冊——2013.4密碼:5txi模擬
    發表于 12-04 13:21 ?26次下載
    【<b class='flag-5'>FPGA</b> <b class='flag-5'>Vivado</b>】基于 <b class='flag-5'>FPGA</b> <b class='flag-5'>Vivado</b> 的流水燈樣例設計

    Vivado實現ECO功能

    關于 Tcl Vivado的應用文章從 Tcl 的基本語法和在 Vivado 的 應用展開,繼上篇《用 Tcl 定制
    的頭像 發表于 05-05 15:34 ?3310次閱讀
    <b class='flag-5'>在</b><b class='flag-5'>Vivado</b><b class='flag-5'>中</b>實現ECO功能

    Artix 7 FPGA上使用Vivado的組合邏輯與順序邏輯

    電子發燒友網站提供《Artix 7 FPGA上使用Vivado的組合邏輯與順序邏輯.zip》資料免費下載
    發表于 06-15 09:14 ?0次下載
    <b class='flag-5'>在</b>Artix 7 <b class='flag-5'>FPGA</b>上使用<b class='flag-5'>Vivado</b>的組合邏輯與順序邏輯

    如何讀懂FPGA開發過程Vivado時序報告?

    FPGA開發過程,vivado和quartus等開發軟件都會提供時序報告,以方便開發者判斷自己的工程時序是否滿足時序要求。
    發表于 06-26 15:29 ?1535次閱讀
    如何讀懂<b class='flag-5'>FPGA</b>開發過程<b class='flag-5'>中</b>的<b class='flag-5'>Vivado</b>時序報告?