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關于MOSFET的開關特性你們了解多少

0GkM_KIA ? 來源:數字邏輯 ? 作者:數字邏輯 ? 2021-07-23 09:44 ? 次閱讀

MOSFET的開關特性解析|必看

MOS管最顯著的特點也是具有放大能力。不過它是通過柵極電壓uGS控制其工作狀態的,是一種具有放大特性的由電壓uGS控制的開關元件。

1、靜態特性

MOS管作為開關元件,同樣是工作在截止或導通兩種狀態。由于MOS管是電壓控制元件,所以主要由柵源電壓uGS決定其工作狀態。圖下(a)為由NMOS增強型管構成的開關電路

246d72b8-e115-11eb-9e57-12bb97331649.jpg

2、 漏極特性

反映漏極電流iD和漏極-源極間電壓uDS之間關系的曲線族叫做漏極特性曲線,簡稱為漏極特性,也就是表示函數 iD=f(uDS)|uGS的幾何圖形,如圖(a)所示。

當uGS為零或很小時,由于漏極D和源極S之間是兩個背靠背的PN結,即使在漏極加上正電壓(uDS》0V),MOS管中也不會有電流,也即管子處在截止狀態。

當uGS大于開啟電壓UTN時,MOS管就導通了。因為在UGS=UTN時,柵極和襯底之間產生的電場已增加到足夠強的程度,把P型襯底中的電子吸引到交界面處,形成的N型層——反型層,把兩個N+區連接起來,也即溝通了漏極和源極。

所以,稱此管為N溝道增強型MOS管。可變電阻區:當uGS》UTN后,在uDS比較小時,iD與uDS成近似線性關系,因此可把漏極和源極之間看成是一個可由uGS進行控制的電阻,uGS越大,曲線越陡,等效電阻越小,如圖(a)所示。

恒流區(飽和區):當uGS》UTN后,在uDS比較大時,iD僅決定于uGS(飽和),而與uDS幾乎無關,特性曲線近似水平線,D、S之間可以看成為一個受uGS控制的電流源。在數字電路中,MOS管不是工作在截止區,就是工作在可變電阻區,恒流區只是一種瞬間即逝的過度狀態。

3、轉移特性

反映漏極電流iD和柵源電壓uGS關系的曲線叫做轉移特性曲線,簡稱為轉移特性,也就是表示函數 iD=f(uGS)|uDS的幾何圖形,如圖(b )所示。當uGS《utn時,mos管是截止的。當ugs》UTN之后,只要在恒流區,轉移特性曲線基本上是重合在一起的。曲線越陡,表示uGS對iD的控制作用越強,也即放大作用越強,且常用轉移特性曲線的斜率跨導gm來表示。《/utn時,mos管是截止的。當ugs》

MOSFET開關power on 漏電問題

這是一個等電壓轉換開關。由單片機去控制從3V3STBY到3V3SW的pmos 開關。

24d4425e-e115-11eb-9e57-12bb97331649.jpg

如下圖,power on的過程中3V3SW power rail, 有一個voltage dip. 對比3V3SW_EN(blue),發現在turn on 控制信號到來之前,3V3SW上就有電壓了。

24e6985a-e115-11eb-9e57-12bb97331649.jpg

示波器測量發現,3V3SW_EN控制信號pull high之前,mosfet gate電壓(green)和3V3之間有1.1V左右的gap, 原則上在控制電壓到來之前Vgate=3V3, 這樣Vgs《Vth, mosfet不導通。

2570b094-e115-11eb-9e57-12bb97331649.jpg

查閱mosfet 手冊,Vth最小0.4V。由此可見,Vgs之間壓差導致漏電。

去掉電路中的C986和C985之后,問題得到解決(最終方案C985換成了1nf的小電容)。

257d4570-e115-11eb-9e57-12bb97331649.jpg

MOSFET的開關特性

如下是mosfet的等效模型,Gate 和Drian、Source之間分別有寄生的電容Cgd和Cgs。這兩個寄生電容直接影響著mosfet的開關特性。

25af4656-e115-11eb-9e57-12bb97331649.jpg

有些mosfet手冊上關于這兩個寄生電容用Q來表示。

下圖是MOSFET trun on的整個過程:

25bba928-e115-11eb-9e57-12bb97331649.jpg

Total 分為4個區域

Region 1, VGS 開始增加,這個時候還沒有到達Vth, 所以VSD保持不變,ID還是零。t1時刻,VGS=Vth

Region2, VGS 達到Vth以后, mosfet 開始導通,ID開始有電流。由于gate和source之間寄生電容的存在,gate的電壓開始給Cgs充電,達到t2的時候,Cgs 沖滿,VGS達到穩定值,ID達到最大。

Region3, VGS繼續保持不變,Cgd開始充電,VSD之間的壓差開始減少,到達t3的時候,Cgd充滿了,VSD壓差幾乎到達最小值,這個時刻mosfet 完全導通。

Region4, VGS持續增大到驅動電壓,VSD之間的壓差=Rdson*ID.

從這個過程可以看到,如果要控制VSD的slew rate 可以控制region3的時間。Cgd增大,VSD slow rate就越小,當然in-rush current 也越小。

當然這也是為什么最上面的電路drain和gate之間有一個電容的原因,考慮到mosfet本身的寄生Cgd可能會比較小,增加這樣一個電容可以控制開關的slew rate。

回到上面的問題,由于電路中C985 C986都放了0.1uf,比較大,3V3STBY上升的過程中Gate電平沒有快速達到3.3V,導致漏電。減少容值,可解決問題。

在有些電路中為了避免上述問題,可以加一個二極管快速導通使gate電壓快速達到和source一致。

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編輯:jq

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