女人自慰AV免费观看内涵网,日韩国产剧情在线观看网址,神马电影网特片网,最新一级电影欧美,在线观看亚洲欧美日韩,黄色视频在线播放免费观看,ABO涨奶期羡澄,第一导航fulione,美女主播操b

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

IP例化和幾個基于FPGA芯片實現(xiàn)的Demo工程

電子設(shè)計 ? 來源:電子設(shè)計 ? 作者:電子設(shè)計 ? 2020-12-24 12:58 ? 次閱讀

本文接續(xù)上一篇《FPGA雜記基礎(chǔ)篇》,繼續(xù)為大家分享IP例化和幾個基于FPGA芯片實現(xiàn)的Demo工程。

IP例化

IP即是一個封裝好的模塊,集成在相應(yīng)的開發(fā)環(huán)境里面,以安路的TD軟件為例,不同系列的芯片集成了不同的IP模塊,可以通過軟件例化調(diào)用。

以下是安路TD4.6.5集成的EF3L40CG332B的相關(guān)IP。

1.1 PLL&RAM

以例化PLL和RAM為例,實現(xiàn)兩個異步雙口 RAM。

讀寫時鐘都設(shè)置 100Mhz, 兩個 RAM 為 RAMA 和RAMB, 深度為 1024,位寬為 8bit,寫入數(shù)據(jù)為 8bit,100Mhz 持續(xù)數(shù)據(jù)流, 當 RAMA被寫入 1024 字節(jié)數(shù)據(jù)后切換到寫 RAMB, RAMB 被寫入 1024 字節(jié)后切換 RAMA。以此循環(huán)類推。

當 RAMA 被寫入 1024 字節(jié)時, 給讀時序提供一個啟動信號讀取 RAMA 的數(shù)據(jù), 讀取完 RAMA 的 1024 字節(jié)數(shù)據(jù)時, 切換讀 RAMB 以此類推。

這個工程的工程結(jié)構(gòu)如下圖:

首先EF3L40CG332B_DEV開發(fā)板提供了25Mhz的晶振時鐘輸入到EF3L40CG332B的時鐘管腳。

想要得到100Mhz的讀寫速率,需要先用PLL得到倍頻時鐘。

在tools目錄下點擊IP Generator進入IP core頁面,并選擇PLL,輸入時鐘填入板子晶振25Mhz。

輸出時鐘填入所需要的100Mhz,并從C0輸出。

設(shè)置完成后,生成的module聲明如下(完整模塊可參考代碼)

再生成ram的IP模塊。

在IP core中選擇RAM。

審核編輯:符乾江

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1643

    文章

    21949

    瀏覽量

    613715
  • 芯片
    +關(guān)注

    關(guān)注

    459

    文章

    52112

    瀏覽量

    435552
收藏 人收藏

    評論

    相關(guān)推薦
    熱點推薦

    諾芯盛@IP6806_DEMO無線充電15W發(fā)射方案參考資料

    IP6806_DEMO無線充電15W發(fā)射方案參考資料IP6806畫板demo資料參考IP6806規(guī)格書截圖
    發(fā)表于 05-09 16:22 ?0次下載

    FPGA+AI王炸組合如何重塑未來世界:看看DeepSeek東方神秘力量如何預測......

    ASIC、GPU)與FPGA的協(xié)同工作模式,例如通過芯片合封或系統(tǒng)集成,實現(xiàn)高性能的AI推理。 3.利用FPGA的獨特優(yōu)勢? 實時性與低延遲:在需要高實時性和低延遲的應(yīng)用中(如自動駕駛
    發(fā)表于 03-03 11:21

    如何理解芯片設(shè)計中的IP

    描述語言(如Verilog、VHDL)編寫的電路設(shè)計,也可以是完成的電路板或者甚至是一些特定算法和技術(shù)。IP的使用大大提高了芯片設(shè)計的效率,避免了從頭開始設(shè)計所有功能模塊。下面詳細解釋芯片IP
    的頭像 發(fā)表于 02-08 10:43 ?732次閱讀

    使用IP核和開源庫減少FPGA設(shè)計周期

    /prologue-the-2022-wilson-research-group-functional-verification-study/),70% 的 FPGA 項目落后于計劃,12% 的項目落后計劃 50% 以上。 為此,很多FPGA廠商都在自己EDA工具里嵌入
    的頭像 發(fā)表于 01-15 10:47 ?552次閱讀
    使用<b class='flag-5'>IP</b>核和開源庫減少<b class='flag-5'>FPGA</b>設(shè)計周期

    深蕾半導體開發(fā)者中心上線多個AI Demo

    近日深蕾半導體開發(fā)者中心更新了VS680 AI演示視頻、AI Demo、VS680快速開發(fā)手冊等相關(guān)內(nèi)容。
    的頭像 發(fā)表于 01-10 14:48 ?375次閱讀
    深蕾半導體開發(fā)者中心上線多個AI <b class='flag-5'>Demo</b>樣<b class='flag-5'>例</b>

    利用FPGA實現(xiàn)USB 2.0通信接口

    第一種方式,FPGA不需要實現(xiàn)USB通信協(xié)議,開發(fā)的風險小,而且性能穩(wěn)定,因此被大部分設(shè)計者所采用。而第二種方式需要購買USB的IP核,門檻較高。如果自己開發(fā)基于FPGA的USB協(xié)議棧
    的頭像 發(fā)表于 12-30 13:59 ?2554次閱讀
    利用<b class='flag-5'>FPGA</b><b class='flag-5'>實現(xiàn)</b>USB 2.0通信接口

    FPGA驅(qū)動AD芯片實現(xiàn)芯片通信

    概述:?利用FPGA實現(xiàn)AD芯片的時序,進一步實現(xiàn)與AD芯片數(shù)據(jù)的交互,主要熟悉FPGA對時序圖
    的頭像 發(fā)表于 12-17 15:27 ?914次閱讀
    <b class='flag-5'>FPGA</b>驅(qū)動AD<b class='flag-5'>芯片</b>之<b class='flag-5'>實現(xiàn)</b>與<b class='flag-5'>芯片</b>通信

    Verilog說明

    Verilog說明 1.什么是模塊?為什么要? 模塊
    的頭像 發(fā)表于 12-17 11:29 ?1837次閱讀
    Verilog<b class='flag-5'>例</b><b class='flag-5'>化</b>說明

    IP2368_DEMO_V1.4.5

    IP2368 是一款集成 AFC/FCP/PD2.0/PD3.0 等輸入輸出快充協(xié)議 和 同步升降壓轉(zhuǎn)換器的鋰電池充放電管理芯片IP2368 的高集成度與豐富功能,只需一個電感實現(xiàn)
    發(fā)表于 12-04 14:31 ?0次下載

    多平臺FPGA工程快速移植與構(gòu)建

    作為一名FPGA工程師,經(jīng)常需要在多個FPGA設(shè)備之間移植項目,核心的問題是IP的管理和移植,今天通過安裝和使用 FuseSoC 在多個 AMD F
    的頭像 發(fā)表于 11-20 16:12 ?1712次閱讀
    多平臺<b class='flag-5'>FPGA</b><b class='flag-5'>工程</b>快速移植與構(gòu)建

    FPGA里面化了8個jesd204B的ip核同步接收8塊AFE芯片的信號,怎么連接設(shè)備時鐘和sysref到AFE和FPGA?

    各位有人用過AFE58JD48嗎,我在FPGA里面化了8個jesd204B的ip核同步接收8塊AFE芯片的信號,怎么連接設(shè)備時鐘和sysref到AFE和
    發(fā)表于 11-18 07:51

    IP5385_DEMO開發(fā)資料

    IP5385_DEMO開發(fā)設(shè)計資料
    發(fā)表于 10-08 09:22 ?28次下載

    基于VB6.0 實現(xiàn) CAN信號收發(fā) Demo

    本文主要講的是,基于TSMaster實現(xiàn)TOSUN系列CAN/CANFD,LIN設(shè)備的操作。主要給大家介紹在TSMaster軟件里如何實現(xiàn)CAN信號收發(fā)Demo工程。本文關(guān)鍵詞:CAN
    的頭像 發(fā)表于 07-27 08:21 ?1171次閱讀
    基于VB6.0 <b class='flag-5'>實現(xiàn)</b> CAN信號收發(fā) <b class='flag-5'>Demo</b>

    分享幾個FPGA實現(xiàn)的小型神經(jīng)網(wǎng)絡(luò)

    今天我們分享幾個FPGA實現(xiàn)的小型神經(jīng)網(wǎng)絡(luò),側(cè)重應(yīng)用。
    的頭像 發(fā)表于 07-24 09:30 ?1710次閱讀
    分享<b class='flag-5'>幾個</b>用<b class='flag-5'>FPGA</b><b class='flag-5'>實現(xiàn)</b>的小型神經(jīng)網(wǎng)絡(luò)

    FPGA芯片HDMI接入方案及源碼

    DIGILENT提供的(輸出也是),下面以AMD-Xilinx 7系列FPGA,一步一步搭建一個HDMI輸入DEMO. Digilent 提供了使用其提供的DEMO
    發(fā)表于 07-16 19:25