比利時的獨(dú)立半導(dǎo)體高科技研究機(jī)構(gòu)imec每年都會在東京舉辦該公司的年度研究介紹活動“ imec技術(shù)論壇（日本）”，由于疫情原因，今年以在線形式于舉行。

imec首席執(zhí)行官兼總裁Luc Van den hove做了主題演講，概述了該公司的研究，該公司和ASML密切合作，共同開發(fā)了下一代高分辨率EUV光刻技術(shù)，即High NA EUV。他強(qiáng)調(diào)說，通過將光刻技術(shù)投入實(shí)際使用，摩爾定律將不會終止，并且該工藝將繼續(xù)改進(jìn)到1 nm或更小。

包括日本半導(dǎo)體公司在內(nèi)的許多半導(dǎo)體公司紛紛退出了工藝微型化，稱“摩爾定律已結(jié)束”或“高成本且無用”，但imec始終不拋棄不放棄！為延長摩爾定律的壽命始終如一研發(fā)到底，現(xiàn)已成為世界上最先進(jìn)的微型化研究機(jī)構(gòu)。

對于超小型化必不可少的EUV光刻技術(shù)，盡管日本光刻設(shè)備制造商已在開發(fā)階段退出，但為了我們公司的運(yùn)氣，我們一直在與ASML合作開發(fā)該技術(shù)。

至于超大規(guī)模不可缺少的EUV光刻技術(shù)，在日本光刻設(shè)備廠商紛紛退出研發(fā)的同時，imec與ASML合作研發(fā)至今，賭上了自己公司的命運(yùn)，不斷推進(jìn)?，F(xiàn)在用于1nm的光刻設(shè)備終于要開花結(jié)果了！

imec發(fā)布了超過1nm的邏輯器件路線圖

imec在ITF Japan 2020上提出了縮小3nm，2nm，1.5nm和1nm以上邏輯器件小型化的路線圖。

imec邏輯設(shè)備小型化的路線圖

圖中以技術(shù)節(jié)點(diǎn)名稱命名的PP是多晶硅布線間距（nm），MP是精細(xì)金屬布線間距（nm）。需要注意的是，過去的技術(shù)節(jié)點(diǎn)指的是最小加工尺寸或柵極長度，現(xiàn)在只是 “標(biāo)簽”，并不指某一位置的物理長度。

此處顯示的結(jié)構(gòu)和材料（如BPR，CFET和使用2D材料的通道）已單獨(dú)發(fā)布。

EUV的高NA對進(jìn)一步微型化至關(guān)重要

據(jù)臺積電和三星電子介紹，從7nm工藝開始，部分工藝已經(jīng)推出了NA（Numerical Aperture）=0.33的EUV光刻設(shè)備，并通過降低波長來實(shí)現(xiàn)5nm工藝，但對于2nm以后的超精細(xì)工藝，需要實(shí)現(xiàn)更高的分辨率和更高的光刻設(shè)備。

ASML已經(jīng)完成了HIGH NA EUV光刻設(shè)備NXE：5000系列的基本設(shè)計，但計劃于2022年左右商業(yè)化。由于所使用的光學(xué)系統(tǒng)非常龐大，使得這臺下一代機(jī)器很高大，基本上頂?shù)搅顺Ｒ?guī)潔凈室的天花板。

ASML一直與imec密切合作開發(fā)光刻技術(shù)，但是關(guān)于使用HighNA EUV光刻設(shè)備進(jìn)行光刻工藝的開發(fā)，“ imec-asml high na EUV LAB”則位于imec園區(qū)。將在那里進(jìn)行聯(lián)合開發(fā)，還將與材料供應(yīng)商一起開發(fā)掩模和抗蝕劑。

最后，Luc Van den hove表示：“使邏輯器件的過程小型化的目的是減少功耗，提高性能（電氣性能），減小芯片面積，通常稱為PPAC。降低成本：當(dāng)將微型化推進(jìn)到低于3 nm、2 nm、1.5 nm甚至1 nm時，除了這四個因素外，還應(yīng)充分考慮環(huán)境因素。”他表示，表明他愿意繼續(xù)改進(jìn)這些程序。

“邏輯器件工藝小型化的目的是降低功耗、提高性能、減少面積、降低成本，也就是通常所說的PPAC。除了這四個目標(biāo)外，隨著小型化向3納米、2納米、1.5納米，甚至超越1納米到亞1納米的發(fā)展，我們將努力實(shí)現(xiàn)環(huán)境友好、適合可持續(xù)發(fā)展”。
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