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      AXI-4 Lite接口協(xié)議仿真波形解析

      FPGA技術(shù)驛站 ? 來源：搜狐網(wǎng) ? 作者：搜狐網(wǎng) ? 2020-09-23 11:18 ? 次閱讀

      AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，從下面的示例圖中就可見一斑。最直接的體現(xiàn)是AXI-4 Lite的突發(fā)長度是固定值1。

      AXI-4 Lite的接口信號如下圖所示。同樣都是5個獨立通道，但由于突發(fā)長度被限制為1，使得某些信號不再需要，例如ARLEN和AWLEN就不再需要了，因為兩者均為0，同時用于顯示突發(fā)類型（Burst Type）的ARBURST和AWBURST、表明一筆數(shù)據(jù)交易的最后一個有效數(shù)據(jù)WLAST和RLAST均不再需要了。此外，AXI-4 Lite要求數(shù)據(jù)位寬必須是32-bit或64-bit，故ARSIZE和AWSIZE也不再需要了。

      就數(shù)據(jù)傳輸機制而言，AXI-4 Lite和AXI-4 Memory Mapped是一致的，每個通道都有相應(yīng)的VALID和READY信號對。

      這里我們給出一個仿真波形供大家參考，以便理解AXI-4 Lite接口協(xié)議。

      寫地址通道

      寫數(shù)據(jù)通道

      寫響應(yīng)通道

      讀地址通道

      讀數(shù)據(jù)通道

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
      • 接口協(xié)議
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      原文標(biāo)題：AXI-4 Lite與AXI-4 Memory Mapped接口協(xié)議有什么區(qū)別？

      文章出處：【微信號：Lauren_FPGA，微信公眾號：FPGA技術(shù)驛站】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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