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      set_max_delay被覆蓋的解決辦法

      FPGA技術(shù)驛站 ? 來源：EDA365電子論壇通信數(shù)碼 ? 作者：EDA365電子論壇通信 ? 2020-09-07 10:53 ? 次閱讀

      約束的優(yōu)先級

      XDC描述的時序約束是有優(yōu)先級的，尤其是涉及到時序例外的約束，如set_clock_groups、set_false_path、set_max_delay和set_multicycle_path。如果這些約束施加到同一條路徑上，那么其優(yōu)先級如下圖所示。

      對于同類型的約束，遵循的原則則是越具體的優(yōu)先級越高。如下圖所示，都是set_max_delay約束，且都使用了-from和-to，顯然第一條約束比第二條約束更具體，因此，第一條約束優(yōu)先級高于第二條約束，第二條約束將被部分覆蓋。這里部分覆蓋的含義是凡是從clk1到clk2的路徑，都遵守最大延遲為12ns的要求，但如果設(shè)計中存在從clk1到clk3的路徑，則仍然按15ns進行約束。

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
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      原文標(biāo)題：如何使set_max_delay不被覆蓋

      文章出處：【微信號：Lauren_FPGA，微信公眾號：FPGA技術(shù)驛站】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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