集成電路領(lǐng)域頂會包括了硬件設(shè)計的ISSCC（國際固態(tài)電路會議），器件工藝制造的IEDM（國際電子器件會議），還有EDA工具的DAC（設(shè)計自動化會議）。2018年DAC也選在了三番，與開ISSCC的萬豪隔街相望。會議大熱自然是deep learning，大小session無數(shù)，涵蓋了從HW/SW/Algorithm codesign到Approximation Computing，以及Processing-in-Memory等一干問題。然而，在AI和IoT之外，小編卻嗅到了一些星星之火，由于不是大熱，少有國人關(guān)注。但是，這些技術(shù)若是燎原，卻極有可能改變未來集成電路芯片的關(guān)鍵走向。在這舉國AI的浪潮，突然擔心若是我們錯過了這個點，恐被再一次被西方邪惡勢力拉開十年差距。話不多說，讓我們來揭開這一星星之火的面紗—— 面向領(lǐng)域?qū)Ｓ茫―omian Specifc）的敏捷開發(fā)（agile development）。

不以流片為目的硬件設(shè)計都是耍流氓？

本次DAC的keynote中我們又見到來的四處走穴的圖靈獎大佬——David Patterson，而他 又雙叒（拼音：ruo4）叕（拼音：zhuo2）講了這個亙古不變的topic。

不過作為負責任的大佬，Patterson還是相比于ISSCC talk （視頻URL： https://youtu.be/NZS2TtWcutc ） 多加了不少新內(nèi)容，比如Spectre事件之后大家從安全性角度對體系結(jié)構(gòu)的反思。不過，小編覺得另兩點額外突出：

（1）摩爾定律實高歌猛進的今天，集成電路制造成本的迅速降低與飽和讓芯片設(shè)計的準入門檻幾乎消失?，F(xiàn)在，1x1平方毫米的65nm設(shè)計單價已經(jīng)回落到5K美元，即使是28nm也不到2萬刀。下圖是esilicon 2016年關(guān)于TSMC的各個節(jié)點的報價（2mm x 2mm，28nm是1.6mm x 1.6mm，單位歐元，可以Google到的）

這已經(jīng)到了北美硅工碼農(nóng)一個月工資（稅后哦）就能流個帶RISCV和NVDLA的年代，流片貴？扯淡把~

（哪里有流1x1的代理？北美有MOSIS和 Muse，中國有“摩爾之星”大學計劃，讓高校沒有難做的芯片 的團購計劃）

可事實是，流片的花費越來越高，相比于制造制造成本的穩(wěn)定發(fā)展，EDA軟件/設(shè)計驗證/后端實現(xiàn)的成本卻指數(shù)上升。業(yè)界把這類成本稱為NRE（non recurrent engineering，一次性工程費用）。

更有甚者，SiFive的首席架構(gòu)、UCB教授，RISCV基金會主席Krste Asanovic認為，Moore定理應(yīng)該被修正，不是單位晶體管的制造成本下降，而是為一個晶體管的實現(xiàn)投入的NRE的下降。（DAC 2018， session 59）

（2）隨著Moore 定律的實質(zhì)停止（除非你是蘋果華為，否則10nm以下可以基本拜拜。實際情況是，很多高校其實已經(jīng)停在40/65這個節(jié)點上），加上dark silicon的power上限，領(lǐng)域?qū)Ｓ茫―omain Specific， DS）設(shè)計已是不可逆的大潮。畢竟專用設(shè)計可以很輕松的將效率提高2到3個數(shù)量級。Patterson大佬最愛的例子就是Google的TPU：

在這次的DAC演講中，Domain Specific已經(jīng)不僅限于DS Architecture，大佬還強調(diào)了DS language的迸發(fā)，并且很快地，在DSA和DSL中通過軟硬件協(xié)同設(shè)計（ Hardware / Sofware codesign）迅速推進一個IT新紀元——CS（軟件）和 EE（硬件） 是一家。

聽上去這個春秋大夢還很遠，但10年在這個世紀過的不會太長。

在這兩個趨勢下，誰先握有低NRE成本的敏捷開發(fā)方法學，誰就將成為后摩爾定律時代的新霸主。

人家的政府，關(guān)注得更超前

最早意識這一緊迫性的可能是美國國防高級研究計劃局（Defense Advanced Research Projects Agency，DARPA，隸屬于美帝國防部）。2015年，DARPA就設(shè)立了面向基于敏捷開發(fā)方法學的集成電路項目 Circuit Realization At Faster Timescales （CRAFT）。其中，特別強調(diào)的是面向?qū)ο蟮脑O(shè)計方法學，有沒有感覺硬件設(shè)計正在經(jīng)歷軟件工程從C到C++的時代？

在傳統(tǒng)ASIC時代，傳統(tǒng)的從算法描述，硬件描述，RTL到電路網(wǎng)表到版圖的傳統(tǒng)流程（每一階段都要反饋驗證）的思路將被打破，成為了面向?qū)ο蟮那梆伔椒▽W，從設(shè)計到版圖，可能只需要幾天，甚至幾個小時。

CRAFT項目的一個最具代表性產(chǎn)物就是CHISEL（還有CHISEL2/FIRRTL），RISC-V時代新明星。

Chisel是概念到實現(xiàn)方式上，都完美的體現(xiàn)了敏捷開發(fā)的初衷。值得注意的是CHISEL從本質(zhì)和HLS有所區(qū)隔的，具體可見Chisel引領(lǐng)敏捷硬件開發(fā)浪潮。

除了高校，各個大公司也在CRAFT項目的思想下積極跟進，比如在DAC 2018 present的NVDIA的新一代小規(guī)模AI嵌入式芯片，其設(shè)計流程采用面向?qū)ο蟮腍LS實現(xiàn)整個芯片的設(shè)計和驗證，集合SystemC和Chisel將傳統(tǒng)近3年的設(shè)計研發(fā)周期縮短到3個月。

2017年，CRAFT項目方興未艾，DARPA再加碼，提出了電子學復(fù)興計劃（Electronic Resurgence Initiative， ERI），著重摩爾定律的本文的第三頁計劃，分別在設(shè)計/架構(gòu)/材料這三個方向提出billion級美元的組合拳。在設(shè)計方向，DARPA提出了ERI終極目標：像在Amazon/京東/淘寶購物一樣去芯片設(shè)計體驗，加滿購物車，一個make（下單）芯片就寄到家。

在CRAFT的基礎(chǔ)上，ERI的design部分更強調(diào)No-human-in-the-loop和開源的體制。重新定義電路產(chǎn)生的方式，特別是定制電路（模擬和混合信號等），摒棄傳統(tǒng)的勞動密集型開發(fā)模式，轉(zhuǎn)而向由數(shù)據(jù)與智能驅(qū)動的綜合模式發(fā)展：

在這一過程中，開源設(shè)計是其中最緊要的一環(huán)，因為只有足夠多的開源，才能促使勞動力的效率極大化。在互聯(lián)網(wǎng)大頭加入戰(zhàn)局的今天，要能在芯片戰(zhàn)場上占的一席之地，矽說認為開源成為芯片設(shè)計的新趨勢。DARPA計劃，在ERI項目結(jié)束時，以下總要的IP都可以找到開源版本：

從這個角度看，人家的科研機構(gòu)在這個領(lǐng)域的布局不可謂不超前，下的也是足足一盤超大棋。而我們，還在人工智能的泡沫里瞎轉(zhuǎn)悠。

模擬/射頻/混合信號，一個都不能不少

傳統(tǒng)上，我們認知中的開源，和敏捷設(shè)計都是面向數(shù)字電路的。模擬（傳統(tǒng)的定制電路）電路的設(shè)計方法學并沒有巨大的變化。然而，這一觀點似乎也要接收挑戰(zhàn)。

UC Berkeley BWRC的團隊，在設(shè)計CHISEL的同時，也設(shè)計了模擬版的CHISEL——Berkely Analog Generator （BAG），在CHISEL2發(fā)布時也發(fā)布了BAG2。在2018年的CICC上，BAG2公布了他們的研究成果——跨工藝的模擬電路生成器。在重新定義了不同模塊的當中表達層（Intermediate Representation， IR，這個詞是一個編譯用語，現(xiàn)在卻用在了模擬電路設(shè)計中）后根據(jù)不同工藝的pdk，自動產(chǎn)生網(wǎng)表和版圖，不僅DRC/LVS error free，性能也不帶差的。在BAG2的世界里，只要你會python，你就可以設(shè)計GDS了。具體內(nèi)容可參考DAC 2018 session 41.2，和CICC 2018 15.2。

在本次DAC上，類似的模擬/射頻電路的產(chǎn)生器，應(yīng)接不暇，還有包括來自葡萄牙（與澳門大學合作）的AIDAsoftware軟件公司等。

試想，在未來的某一天，中國的芯片設(shè)計公司還在熱火朝天的加班加點，為了過不了某個corner的性能指標忙的吭哧吭哧，版圖小工們更是通宵達旦。而太平洋彼岸的版圖設(shè)計，卻是在服務(wù)器中自由的優(yōu)化，no human in the loop。

或許面向generator的EDA design在過去多年不斷的被提出，然后被忽略，再被提出，再被忽略。但是，在摩爾定律終結(jié)的今天，在領(lǐng)域?qū)Ｓ么笈d其道的今天，在市場不斷被細分的今天，正式敏捷設(shè)計SoC真正的春天。