本文詳細說明了一家消費類產品市場中大型無晶圓半導體公司的數字IC設計團隊如何活用標準化工具的互操作性，以維護大型、講求性能的40納米設計的手工版圖優勢。該團隊已經在多家供應商工具的協助下，通過Silicon Integration Initiative(Si2)的OpenAccess(OA)互操作性標準化成果有效展開整合，從而形成了具有更大生產力的定制IC版圖流程。

大型數字集成電路(IC)設計的版圖通常都是使用高度自動化的版圖與繞線(APR)工具而建立的。盡管使用APR取代定制版圖存在著許多爭議，然而對大多數設計而言，APR的速度與掌握度等優勢依然勝過面積或效能上的犧牲；但是，需要最高效能或最小面積的設計仍然依賴“手工”運用定制IC版圖方法來完成。

在新一代的定制芯片中，復雜的規則、緊迫的上市時程以及纖薄尺寸與設計復雜度，使整個定制數字區塊的設計越來越難以實現。全自動化的APR流程無法提供必要的版圖與繞線的互動掌控。設計人員需要高度自動化而且可控制的全定制數字IC設計流程，獲致最佳的性能、速度與面積。

定制設計中可控制式自動化的好處

在設計大量儲存解決方案時，多年來設計團隊都是為自己的模擬與定制數字設計而部署定制IC版圖自動化。雖然模擬設計人員一直都使用定制設計方法，但數字設計團隊通常只有性能、功耗、速度或面積要求超過APR工具的能力時，才會轉而使用定制設計工具與流程。

為了實現最佳性能與周轉時間，工程師們會使用采用先進可控制式自動化技術的工具，更快速且更事半功倍地建立定制數字設計。包括先進的電路圖導向版圖(SDL)流程，這個流程運用具備高度可架構性、不依存于制程的參數式單元技術與器件層floorplan工具，提供實現最佳效能與密度所需的速度與控制，而不必改變設計風格或犧牲成果質量。

工程師們運用繼承自電路圖的聯機而自動產生飛行線(flight lines)，然后使用內建的規則導向交互式繞線器，手工配置關鍵網絡的線路，以滿足超過2GHz的嚴苛頻率速度要求。在這種效能水平下，個別網絡的繞線對于環境以及與其他繞線、網絡甚至層別之間的互動會很敏感。為了平衡這些元素，設計團隊必須與設計環境中所有元素互動。手工繞線時，設計團隊可以安排路線、萃取與評估關鍵網絡以實現絕佳時序，然后加以修改，直到獲得所需值。

圖1. 飛行線顯示鏈接，并導引規則導向的手工繞線

迎接新一代定制數字設計的挑戰

盡管定制版圖與手工繞線作法能夠滿足效能需求，卻越來越難在合理期間內完成新一代定制數字區塊。

隨著設計益趨龐大而且復雜，版圖設計人員遭遇嚴重的繞線問題，并發現自己是在一片未知領域中設計繞線通路，必須放棄密度以便使越來越龐大的區塊中的手工與點對點自動化繞線作業獲得妥善的管理。雖然設計團隊仍然能夠達成能效目標，卻常常要付出增加面積的代價，這在講究成本的市場上不能令人滿意。此外，完成設計所需的時間也遠遠超過單一版圖所需時間。

圖2. OpenAccess中的相互操作性

隨著設計團隊轉移到40nm制程以滿足日增的效能需求，挑戰也水漲船高。對于手工繞線與既有的自動化定制繞線解決方案而言，在這個制程中，模塊變得過于龐大(太多互連線)，而且設計規則也太先進。沒有任何大規模定制繞線器能夠提供先進制程所需的深亞微米DRC-clean與DFM-aware繞線技術。

剛開始的時候，設計團隊嘗試使用混合式流程，使用版圖編輯器像以前一樣以手工進行關鍵網絡的繞線工作，然后運用APR支持先進DRC規則的數字繞線器來完成非關鍵網絡。很不幸地，不斷地換用多種工具降低了生產力。無論個別步驟的效率有多高，定制與數字設計領域還是無法密切配合。此外，這個方法并非交互式的，會導致團隊損失層次與連接數據。自動化繞線器多半會反復執行部分精心繪制的關鍵網絡的繞線，需要廣泛的手工校對，甚至要繞線器重復作業。因此，設計團隊要花6個星期時間反復作業，才能夠獲得可接受，卻不是最佳的結果。

圖3. 繞線器辨識障礙然后繞線

即便是在非關鍵網絡，只要不妨礙反復作業的能力，自動化繞線都能夠提高設計團隊的生產力。而且，目前還無法呈現部分預先繞線與導引APR工具所需的精密間隔限制。所以，反而導致定制模塊中不良的寄生效應，需要耗費人力的手工重新繞線與多次冗長的重新執行。

雖然自動化通常可以提高生產力，但是現在卻使困難的制程變得更冗長，因為設計人員無法控制結果。事實上，對已經全部完成繞線的版圖中關鍵網絡的手工校對，通常比用手工從頭開始繞線還要花費更多時間。設計團隊得到一個結論，為了以更短時間實現最佳結果，需要能通過可控制式自動化而維護層次、連接與設計完整性的異質環境。

相互操作性節省時間

標準組織Silicon Integration Initiative(Si2)提供電子設計自動化(EDA)工具專屬的可相互操作數據庫，稱為OpenAccess(OA)，近年來已經成為定制設計的標準。OA有一項鮮為人知的功能OA Run Time Model(OA-RTM)，可在OA上執行作為EDA工具專屬的內存模型(in-memory model)。這表示，完全不同的工具可在同一時間、設計數據的同一內存代理上操作。運用OA-RTM的眾多供貨商的工具都可以如同單一供貨商所提供的工具一般順暢地配合作業。

運用OA-RTM，Pyxis Technology的全新高效能定制繞線器能夠在Laker定制版圖環境中作業。這個極大容量定制數字繞線器已經通過客戶驗證，能夠在45nm和以下制程建立DRC-correct、DFM-aware的繞線；能夠執行所有階層的繞線而且是漸進式的，這表示，不必改變手工建立的既有關鍵網絡。執行定制IC版圖系統時，設計人員能夠選擇芯片面積，并且讓整合式繞線器在這個限制條件下執行所有網絡的繞線。強迫特定繞線通路的端口以及障礙(blockages)、變更與固定和既有的繞線全都由繞線器來辨識，不必數據轉換或者將數據儲存到磁盤。

圖4. 交互式環境實現假設性分析

運用這種具備相互操作性的解決方案，設計團隊能夠運用自動化定制IC版圖系統與SDL方法，如同以前一樣地建立版圖。晶體管層的繞線由版圖工具來執行，如同關鍵網絡一般。或者，定義關鍵網絡繞線的預先配線(pre-wires)可由版圖編輯器來定義。以階段式執行繞線，從關鍵網絡開始，然后按照執行排序群組(階層化)，或整個區塊，都只需幾分鐘時間即可一氣呵成。

設計團隊也能夠充分運用定制繞線器的內建萃取與時序引擎，快速回饋寄生參數與樣本時序。這樣，工程師們能夠判斷繞線拓撲何時“已經足夠好”了，以免布線過度。而且，這種定制流程的速度與可控制性非常實用，能夠快速評估版圖元素的放置，以實現最佳結果。繞線器也能夠新增“虛擬填充(dummy fill)”(冗余金屬，通常插入至版圖中以提高數據密度，實現一致化與平坦化)，幫助找出可能的破壞性寄生效應，以確保晶圓廠設置的虛擬充填不會導致意外問題。

結合這些功能與高度自動化的定制版圖系統，設計團隊與EDA供貨商合作，建立了能夠執行快速、反復“假設性”分析同時使版圖與繞線優化的解決方案。由于能夠反復地繞線、萃取、分析時序、修改與驗證，設計團隊能夠降低實現更高效能目標所需的設計費用，同時也縮減功耗與面積 – 而所需時間遠比以前單一版圖所需的時間更短。

測試結果

涉及關鍵、高效能區塊的特定測試以前需要6個星期的時間，才能夠獲得可接受的解決方案。這種區塊的效能需求與面積和功耗需求互相沖突，非常難以圓滿成功。為了確認繞線器的效能，既有的繞線會被移除。在版圖編輯器中打平設計，整個區塊會在幾分鐘內被自動繞線。模仿標準流程，會快速產生額外版本，在其中以手工運用版圖編輯器進行關鍵網絡的繞線，然后運用自動化繞線器來實現剩余網絡。在自動化繞線程序中，不會改變任何關鍵網絡，也不會有任何DRC違反。

剛開始的觀念驗證之后，設計團隊證明一致的結果，通常需要3到6個星期才能夠完工的大型、高效能定制數字區塊，現在只需1個星期即可建立起來。這表示，設計團隊可以騰出更多時間投入使定制區塊的效能、面積與功耗優化的工作，最終讓產品實現更高價值。

作者: Rich Morse

Laker定制IC設計產品技術營銷與EDA聯盟經理

SpringSoft公司

Mitch Heins

應用副總裁

Pyxis Technology公司