目前比較流行的內(nèi)存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS
內(nèi)存采用阻抗受控制的串行連接技術(shù),在這里我們將不做進(jìn)一步探討，本文所總
結(jié)的內(nèi)存設(shè)計(jì)技術(shù)就是針對(duì)SDRAM 而言(包括SDR 和DDR)。
現(xiàn)在我們來(lái)簡(jiǎn)單地比較一下SDR 和DDR，它們都被稱為同步動(dòng)態(tài)內(nèi)存，其核
心技術(shù)是一樣的。只是DDR 在某些功能上進(jìn)行了改進(jìn)，所以DDR 有時(shí)也被稱為
SDRAM II。DDR 的全稱是Double Data Rate，也就是雙倍的數(shù)據(jù)傳輸率，但是其
時(shí)鐘頻率沒(méi)有增加，只是在時(shí)鐘的上升和下降沿都可以用來(lái)進(jìn)行數(shù)據(jù)的讀寫(xiě)操
作。對(duì)于SDR 來(lái)說(shuō),市面上常見(jiàn)的模塊主要有PC100/PC133/PC166,而相應(yīng)的DDR
內(nèi)存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。

DDR 和SDR 的一些具體的區(qū)別：
􀁺 電壓及接口電路不同，SDR 一般采用3.3V 的LVTTL 或SSTL_3 接口，而
DDR 則采用2.5V 的SSTL_2 低壓數(shù)字接口，DDRII 用1.8V 的SSTL_18 接
口。
􀁺 DDR 芯片內(nèi)部多加了一個(gè)DLL（Delay Locked Loops 延時(shí)鎖相回路），并通
過(guò)數(shù)據(jù)閘門(mén)DQS（data strobe）來(lái)精確定位數(shù)據(jù)。
􀁺 DDR 能利用時(shí)鐘的上升和下降沿進(jìn)行數(shù)據(jù)的讀寫(xiě)，其本質(zhì)是利用DQS 信號(hào)
的上升和下降沿收發(fā)數(shù)據(jù)。
􀁺 DDR 比SDR 有更低的輸入阻抗。
􀁺 DDR 有參考電壓VREF，由信號(hào)電壓和參考電壓的差值來(lái)決定數(shù)字信號(hào)的狀
態(tài)。
􀁺 DDR 的DM 只在寫(xiě)操作時(shí)有效，而SDR 中的DQM 信號(hào)在讀操作和寫(xiě)操作時(shí)均有效。
􀁺 DDR 采用了差分形式的時(shí)鐘信號(hào)傳輸，能更好的保證信號(hào)質(zhì)量和時(shí)序。
􀁺 和主板的接口不同，如對(duì)DIMM 來(lái)說(shuō)，SDR 為168 引腳，而DDR 則是184
引腳，SODIMM 和UDIMM 也均有不同。
􀁺 表2-1-1 給出了SDR，DDR 和Rambus 在性能上的一些區(qū)別：

正因?yàn)镾DR 和DDR 在某些特性上的差異，我們?cè)谠O(shè)計(jì)這兩種內(nèi)存模塊時(shí)，
考慮的因素也不盡相同。下面的幾節(jié)中，會(huì)針對(duì)這兩種內(nèi)存模塊的設(shè)計(jì)細(xì)節(jié)做一
個(gè)會(huì)有較為詳細(xì)的闡述。
盡管目前的市場(chǎng)還是SDRAM 和DDR 占據(jù)主流，但各大內(nèi)存模塊公司對(duì)
DDRII 研究已經(jīng)開(kāi)始展開(kāi)，JEDEC 也成立了專門(mén)的Task Group 著手于新的規(guī)則
的制定。可以大膽的預(yù)計(jì)：明年（2003 年）市場(chǎng)上將出現(xiàn)DDRII 的身影，而到
2004 年，DDRII 將逐步開(kāi)始成為內(nèi)存市場(chǎng)的主導(dǎo)。對(duì)于DDRII 的基礎(chǔ)知識(shí)和設(shè)
計(jì)理論可以參見(jiàn)相關(guān)的文檔。