目錄
1 ASIC的設(shè)計(jì)手段的演變過(guò)程
2 全定制設(shè)計(jì)簡(jiǎn)述
3 全定制設(shè)計(jì)要求：
4 半定制設(shè)計(jì)方法簡(jiǎn)述
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ASIC的設(shè)計(jì)手段的演變過(guò)程
IC的設(shè)計(jì)方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手工設(shè)計(jì)發(fā)展到現(xiàn)在先進(jìn)的可以全自動(dòng)實(shí)現(xiàn)的過(guò)程。這也是近幾十年來(lái)科學(xué)技術(shù)，尤其是電子信息技術(shù)發(fā)展的結(jié)果。從設(shè)計(jì)手段演變的過(guò)程劃分，設(shè)計(jì)手段經(jīng)歷了手工設(shè)計(jì)、計(jì)算機(jī)輔助設(shè)計(jì)（ICCAD）、電子設(shè)計(jì)自動(dòng)化EDA、電子系統(tǒng)設(shè)計(jì)自動(dòng)化ESDA以及用戶現(xiàn)場(chǎng)可編程器階段。集成電路制作在只有幾百微米厚的原形硅片上，每個(gè)硅片可以容納數(shù)百甚至成千上萬(wàn)個(gè)管芯。集成電路中的晶體管和連線視其復(fù)雜程度可以由許多層構(gòu)成，目前最復(fù)雜的工藝大約由6層位于硅片內(nèi)部的擴(kuò)散層或離子注入層，以及6層位于硅片表面的連線層組成。就設(shè)計(jì)方法而言，設(shè)計(jì)集成電路的方法可以分為全定制、半定制和可編程IC設(shè)計(jì)三種方式。

全定制設(shè)計(jì)簡(jiǎn)述
全定制ASIC是利用集成電路的最基本設(shè)計(jì)方法（不使用現(xiàn)有庫(kù)單元），對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)模混合電路以及對(duì)速度、功耗、管芯面積、其它器件特性（如線性度、對(duì)稱性、電流容量、耐壓等）有特殊要求的場(chǎng)合；或者在沒(méi)有現(xiàn)成元件庫(kù)的場(chǎng)合。

特點(diǎn)：精工細(xì)作，設(shè)計(jì)要求高、周期長(zhǎng)，設(shè)計(jì)成本昂貴。

由于單元庫(kù)和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的現(xiàn)象越來(lái)越少。

全定制設(shè)計(jì)要求：
全定制設(shè)計(jì)要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。

1.需要經(jīng)驗(yàn)和技巧，掌握各種設(shè)計(jì)規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計(jì)人員完成；

2.常規(guī)設(shè)計(jì)可以借鑒以往的設(shè)計(jì)，部分器件需要根據(jù)電特性單獨(dú)設(shè)計(jì)；

3.布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖。

4.版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝。

半定制設(shè)計(jì)方法簡(jiǎn)述
半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于門(mén)陣列的設(shè)計(jì)方法。

基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門(mén)，或門(mén)，多路開(kāi)關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC。基于標(biāo)準(zhǔn)單元的ASIC又稱為CBIC(Cell based IC)。

基于門(mén)陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過(guò)掩膜互連的方法完成專用集成電路設(shè)計(jì)。半定制主要適合于開(kāi)發(fā)周期短，低開(kāi)發(fā)成本、投資、風(fēng)險(xiǎn)小的小批量數(shù)字電路設(shè)計(jì)。

1.基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法

該方法采用預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如門(mén)電路、多路開(kāi)關(guān)、觸發(fā)器、時(shí)鐘發(fā)生器等，將它們按照某種特定的規(guī)則排列成陣列，做成半導(dǎo)體門(mén)陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。

單元庫(kù)中所有的標(biāo)準(zhǔn)單元均采用定制方法預(yù)先設(shè)計(jì)，如同搭積木或砌墻一樣拼接起來(lái)，通常按照等高不等寬的原則排列，留出寬度可調(diào)的布線通道。

CBIC的主要優(yōu)、缺點(diǎn)：

※ 用預(yù)先設(shè)計(jì)、預(yù)先測(cè)試、預(yù)定特性的標(biāo)準(zhǔn)單元庫(kù)，省時(shí)、省錢(qián)、少風(fēng)險(xiǎn)地完成ASIC設(shè)計(jì)任務(wù)。 ※ 設(shè)計(jì)人員只需確定標(biāo)準(zhǔn)單元的布局以及CBIC中的互連。 ※ 標(biāo)準(zhǔn)單元可以置放于芯片的任何位置。 ※ 所有掩膜層是定制的； ※ 可內(nèi)嵌定制的功能單元； ※ 制造周期較短，開(kāi)發(fā)成本不是太高。 ※ 需要花錢(qián)購(gòu)買(mǎi)或自己設(shè)計(jì)標(biāo)準(zhǔn)單元庫(kù)； ※ 要花較多的時(shí)間進(jìn)行掩膜層的互連設(shè)計(jì)。

2.基于門(mén)陣列的ASIC

門(mén)陣列是將晶體管作為最小單元重復(fù)排列組成基本陣列，做成半導(dǎo)體門(mén)陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。用門(mén)陣列設(shè)計(jì)的ASIC中，只有上面幾層用作晶體管互連的金屬層由設(shè)計(jì)人員用全定制掩膜方法確定，這類門(mén)陣列稱為掩膜式門(mén)陣列MGA（masked gate array）。門(mén)陣列中的邏輯單元稱為宏單元，其中每個(gè)邏輯單元的基本單元版圖相同，只有單元內(nèi)以及單元之間的互連是定制的。客戶設(shè)計(jì)人員可以從門(mén)陣列單元庫(kù)中選擇預(yù)先設(shè)計(jì)和預(yù)定特性邏輯單元或宏單元，進(jìn)行定制的互連設(shè)計(jì)。門(mén)陣列主要適合于開(kāi)發(fā)周期短，低開(kāi)發(fā)成本的小批量數(shù)字電路設(shè)計(jì)。

可編程器件的ASIC設(shè)計(jì)

可編程ASIC是專用集成電路發(fā)展的另一個(gè)有特色的分支，它主要利用可編程的集成電路如PROM,GAL,PLD,CPLD,FPGA等可編程電路或邏輯陣列編程，得到ASIC。其主要特點(diǎn)是直接提供軟件設(shè)計(jì)編程，完成ASIC電路功能，不需要再通過(guò)集成電路工藝線加工。

可編程器件的ASIC設(shè)計(jì)種類較多，可以適應(yīng)不同的需求。其中的PLD和FPGA是用得比較普遍得可編程器件。適合于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適合于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用EDA工具進(jìn)行ASIC設(shè)計(jì)。

ASIC成本評(píng)述

IC設(shè)計(jì)需要根據(jù)電路功能和性能要求，選擇電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則，盡量減小芯片面積、降低設(shè)計(jì)成本、縮短設(shè)計(jì)周期，最終設(shè)計(jì)出正確、合理的掩膜版圖，通過(guò)制版和工藝流片得到所需的集成電路。

從經(jīng)濟(jì)學(xué)的角度看，ASIC的設(shè)計(jì)要求是在盡可能短的設(shè)計(jì)周期內(nèi)，以最低的設(shè)計(jì)成本獲得成功的ASIC產(chǎn)品。但是，由于ASIC的設(shè)計(jì)方法不同，其設(shè)計(jì)成本也不同。

全定制設(shè)計(jì)周期最長(zhǎng)，設(shè)計(jì)成本貴，設(shè)計(jì)費(fèi)用最高，適合于批量很大或者對(duì)產(chǎn)品成本不計(jì)較的場(chǎng)合。

半定制的設(shè)計(jì)成本低于全定制，但高于可編程ASIC，適合于有較大批量的ASIC設(shè)計(jì)。

用FPGA設(shè)計(jì)ASIC的設(shè)計(jì)成本最低，但芯片價(jià)格最高，適合于小批量ASIC產(chǎn)品。

現(xiàn)在的大部分ASIC設(shè)計(jì)都是以半定制和FPGA形式完成的。半定制和FPGA可編程ASIC設(shè)計(jì)的元件成本比較：CBIC元件成本