Mentor Graphics的Tanner EDA軟件是一套針對(duì)定制集成電路（IC）、模擬/混合信號(hào)（AMS）和MEMS設(shè)計(jì)的產(chǎn)品。對(duì)物聯(lián)網(wǎng)(IoT)需求的突然上升使全流程混合信號(hào)設(shè)計(jì)環(huán)境面臨獨(dú)特的要求：經(jīng)濟(jì)實(shí)惠且易于使用，但功能強(qiáng)大，可創(chuàng)建部署物聯(lián)網(wǎng)所需的各類產(chǎn)品。

簡(jiǎn)介

Mentor Graphics的Tanner EDA軟件是一套針對(duì)定制集成電路（IC）、模擬/混合信號(hào)（AMS）和MEMS設(shè)計(jì)的產(chǎn)品。對(duì)物聯(lián)網(wǎng)(IoT)需求的突然上升使全流程混合信號(hào)設(shè)計(jì)環(huán)境面臨獨(dú)特的要求：經(jīng)濟(jì)實(shí)惠且易于使用，但功能強(qiáng)大，可創(chuàng)建部署物聯(lián)網(wǎng)所需的各類產(chǎn)品。雖然許多EDA工具供應(yīng)商為AMS設(shè)計(jì)提供軟件，但這些工具不是成本太高（性價(jià)比低），就是定制點(diǎn)解決方案需要大量數(shù)據(jù)操作和手動(dòng)集成。Tanner EDA軟件AMS IC設(shè)計(jì)流程具有其獨(dú)特的優(yōu)勢(shì)。它提供了緊密集成的混合信號(hào)設(shè)計(jì)套件，設(shè)計(jì)周期極短、性價(jià)比高，特別適合物聯(lián)網(wǎng)和基于項(xiàng)目的設(shè)計(jì)。

前端設(shè)計(jì)

電源管理、顯示器、圖像傳感器、光伏、生命科學(xué)、汽車、航空航天和消費(fèi)類電子產(chǎn)品等器件所服務(wù)的應(yīng)用和細(xì)分市場(chǎng)種類繁多，與AMS集成電路相關(guān)的設(shè)計(jì)挑戰(zhàn)也多種多樣。但是，在AMS設(shè)計(jì)方面，物聯(lián)網(wǎng)將會(huì)產(chǎn)生最大的影響。

圖1：Tanner S-Edit Schematic輸入設(shè)計(jì)和仿真平臺(tái)，顯示了原理圖、仿真波形、模型參數(shù)和仿真設(shè)置

在創(chuàng)建模擬/混合信號(hào)設(shè)計(jì)時(shí)，設(shè)計(jì)人員需要對(duì)兩個(gè)領(lǐng)域進(jìn)行權(quán)衡。設(shè)計(jì)人員越快找到最優(yōu)解決方案，就能獲得更多時(shí)間來(lái)解決棘手的極端情況。具體而言，Tanner T-Spice AMS支持Verilog-AMS建模，通過(guò)基于高級(jí)方程式針對(duì)混合了行為的Verilog數(shù)字模塊的仿真模塊進(jìn)行建模，從而實(shí)現(xiàn)復(fù)雜混合信號(hào)IC的自頂向下的設(shè)計(jì)。設(shè)計(jì)人員可以快速探索混合信號(hào)架構(gòu)，然后在詳細(xì)設(shè)計(jì)單個(gè)模塊時(shí)使用抽象的Verilog-AMS模型作為執(zhí)行規(guī)范。

Tanner S-Edit原理圖輸入是一款前端設(shè)計(jì)工具，為創(chuàng)建模擬/混合信號(hào)設(shè)計(jì)所需的多視圖單元提供簡(jiǎn)單易用的設(shè)計(jì)環(huán)境。S-Edit支持已繪制的原理圖視圖、以及SPICE、Verilog、Verilog-A和Verilog-AMS視圖，因而設(shè)計(jì)人員能夠輕松地以單元為基礎(chǔ)交換抽象或詳細(xì)模型。S-Edit通過(guò)Open Access或通過(guò)Cadence、Pyxis、Laker、OrCAD和ViewDraw的EDIF導(dǎo)入原理圖并自動(dòng)轉(zhuǎn)換原理圖和屬性，以實(shí)現(xiàn)兼容數(shù)據(jù)的無(wú)縫整合。設(shè)計(jì)人員可以使用S-Edit的原理圖設(shè)計(jì)檢查功能快速找出常見(jiàn)錯(cuò)誤，例如未驅(qū)動(dòng)的網(wǎng)絡(luò)、未連接的管腳以及由多個(gè)輸出驅(qū)動(dòng)的網(wǎng)絡(luò)。在運(yùn)行仿真之前發(fā)現(xiàn)錯(cuò)誤能夠提高設(shè)計(jì)效率和速度，對(duì)AMS設(shè)計(jì)而言尤其重要。

接下來(lái)是高精度的設(shè)計(jì)仿真。考慮到電路規(guī)模越來(lái)越大，復(fù)雜性越來(lái)越高，且需要支持各種晶體管和行為模型，這個(gè)任務(wù)對(duì)混合信號(hào)設(shè)計(jì)而言并非易事。Tanner T-Spice Simulation支持廣泛的標(biāo)準(zhǔn)，具備經(jīng)市場(chǎng)驗(yàn)證的可靠性、高性能和可擴(kuò)展性，能夠應(yīng)對(duì)這些挑戰(zhàn)。T-Spice提供與HSPICE和PSpice兼容的語(yǔ)法，支持行業(yè)最新模型，包括PSP、BSIM3.3、BSIM4.6、BSIM SOI 4.0、EKV 2.6、MOS 9、PSP、RPI a-Si & Poly-Si TFT、VBIC和MEXTRAM多種模型，從而通過(guò)全范圍的晶圓代工廠模型輕松進(jìn)行現(xiàn)代設(shè)計(jì)和傳統(tǒng)設(shè)計(jì)的仿真。T-Spice使設(shè)計(jì)人員能夠使用虛擬數(shù)據(jù)測(cè)量、蒙特卡羅分析和參數(shù)掃描準(zhǔn)確地描述電路行為的特征。它還支持Verilog-A進(jìn)行模擬行為建模，使設(shè)計(jì)人員能夠在進(jìn)行器件的整體設(shè)計(jì)之前，驗(yàn)證系統(tǒng)級(jí)的設(shè)計(jì)。

圖2：Tanner T-Spice Simulator圖形用戶界面包括：原理圖、SPICE網(wǎng)表、仿真日志和波形數(shù)據(jù)

此外，T-Spice還可以利用Mentor Graphics ModelSim數(shù)字仿真器進(jìn)行高性能的混合信號(hào)仿真。設(shè)計(jì)人員可以結(jié)合使用Verilog、Verilog-A、Verilog-AMS和晶體管層級(jí)的SPICE加載網(wǎng)表。T-Spice可自動(dòng)分割網(wǎng)表并啟動(dòng)AMS協(xié)同仿真，同時(shí)在處理任何SPICE或Verilog-A設(shè)計(jì)時(shí)，將任意數(shù)字模塊發(fā)送到ModelSim。只要信號(hào)在模擬／數(shù)字邊界發(fā)生變化，T-Spice和ModelSim就會(huì)協(xié)同仿真并互相通信。

完整的物理版圖功能

前端設(shè)計(jì)和驗(yàn)證工作完成后，接下來(lái)就是物理版圖了。設(shè)計(jì)人員必須再次權(quán)衡優(yōu)先順序，尤其是設(shè)計(jì)的模擬部分。再次重申，Tanner能夠提供基于PC平臺(tái)的最優(yōu)功能組合，易學(xué)易用。Tanner L-Edit IC Layout工具是一款完整的層次化物理版圖編輯器，結(jié)合了快速渲染工具和內(nèi)置效率工具，使設(shè)計(jì)人員在創(chuàng)建用于設(shè)計(jì)的版圖時(shí)能夠最大限度地提升效率。該工具的編輯功能經(jīng)過(guò)優(yōu)化，所需的鼠標(biāo)操作比任何其他版圖編輯器都要少。內(nèi)置效率功能包括對(duì)象捕捉、對(duì)齊工具、自動(dòng)生成保護(hù)環(huán)、針對(duì)任意形狀和曲率的多邊形對(duì)象的復(fù)雜布爾運(yùn)算，以及原理圖與版圖之間的交互顯示。

圖3：Tanner L-Edit IC Layout 工具顯示三種設(shè)計(jì)的版圖數(shù)據(jù)

L-Edit支持參數(shù)化單元設(shè)計(jì)，使設(shè)計(jì)人員能夠自動(dòng)化地創(chuàng)建自定義版圖生成器或使用DevGen輕松設(shè)置針對(duì)MOSFET、電阻器或電容器等常見(jiàn)器件的版圖生成器。該工具的交互式設(shè)計(jì)規(guī)則檢查(DRC)功能可以在版圖編輯時(shí)實(shí)時(shí)顯示違規(guī)情況，幫助設(shè)計(jì)人員能夠一次性成功創(chuàng)建簡(jiǎn)潔、無(wú)誤的版圖。此外，通過(guò)L-Edit的節(jié)點(diǎn)高亮顯示功能，設(shè)計(jì)人員可以高亮標(biāo)出所有連接至節(jié)點(diǎn)的幾何圖形，從而快速發(fā)現(xiàn)并修復(fù)短路和開(kāi)路等LVS問(wèn)題。

L-Edit通過(guò)支持多個(gè)用戶在同一版圖工作來(lái)提升設(shè)計(jì)效率。設(shè)計(jì)人員可以直接使用晶圓代工廠提供的文件，無(wú)需手動(dòng)設(shè)置。從而減少了物理設(shè)計(jì)工具中 CAD支持負(fù)擔(dān)，使設(shè)計(jì)人員能夠集中精力進(jìn)行設(shè)計(jì)。

版圖布局團(tuán)隊(duì)可以通過(guò)完整的原理圖驅(qū)動(dòng)版圖流程來(lái)最大化效率。S-Edit和L-Edit保持通信與同步，包括交互顯示和ECO標(biāo)記。基本元件、子單元和參數(shù)化單元的自動(dòng)實(shí)例化可節(jié)省時(shí)間并預(yù)防錯(cuò)誤，而實(shí)時(shí)飛線和輔助性手動(dòng)布線可以最佳方式快速進(jìn)行設(shè)計(jì)布局和布線。

物理驗(yàn)證

Tanner Verify DRC和LVS工具提供了全面且經(jīng)濟(jì)的物理驗(yàn)證解決方案。這些工具可執(zhí)行模擬／混合信號(hào)IC設(shè)計(jì)規(guī)則檢查(DRC)和網(wǎng)表提取。單元中出現(xiàn)違規(guī)情況時(shí)，層次化規(guī)則檢查引擎能夠在第一時(shí)間發(fā)現(xiàn)，使設(shè)計(jì)人員得以馬上更正違規(guī)之處，而不是在多次重復(fù)違規(guī)之后才發(fā)現(xiàn)問(wèn)題。另外，該工具可與Tanner L-Edit IC Layout集成，從而能精確找出錯(cuò)誤、快速修改并加快調(diào)試速度。

圖4：Tanner L-Edit IC Layout在語(yǔ)法高亮顯示編輯器中顯示設(shè)計(jì)規(guī)則檢查、DRC運(yùn)行結(jié)果、以及針對(duì)特定規(guī)則違規(guī)情況的錯(cuò)誤標(biāo)記

建模版圖的作用

對(duì)先進(jìn)的工藝節(jié)點(diǎn)（以及頻率更高、電壓更低的相關(guān)電路）而言，互連寄生參數(shù)已然成為一個(gè)巨大的挑戰(zhàn)。隨著工藝尺寸變小，互連厚度增加，以此抵消因互連寬度減小而導(dǎo)致的電阻增加。這就使得橫向耦合電容的影響比垂直耦合電容要大得多。橫向耦合可以導(dǎo)致不同的時(shí)序行為，要準(zhǔn)確計(jì)算出延遲和電路行為，就必須將其包含到仿真中。

Tanner Parasitic Extraction是一款高性能的寄生參數(shù)提取工具，作為可選的插件提供。該工具可與Tanner L-Edit IC Layout集成，從而能夠輕松快速地提取寄生參數(shù)。它可以從版圖中快速提取處于仿真就緒狀態(tài)的SPICE網(wǎng)表，包括器件（MOSFET、雙極晶體管等）和互連寄生參數(shù)。Tanner Parasitic Extraction還可以提取針對(duì)各個(gè)節(jié)點(diǎn)的精確的、完整的寄生網(wǎng)絡(luò)，包括垂直和橫向耦合電容以及互連電阻。此外，通過(guò)內(nèi)置的網(wǎng)表約簡(jiǎn)算法，該工具可以在無(wú)需將仿真精度降低至用戶指定頻率的情況下簡(jiǎn)化RC寄生網(wǎng)絡(luò)。

圖5：通過(guò)反向標(biāo)注互連寄生模型仿真環(huán)型振蕩器

精簡(jiǎn)的數(shù)字物理設(shè)計(jì)

在創(chuàng)建絕大部分電路是模擬電路、少部分電路是數(shù)字電路的設(shè)計(jì)時(shí)，即所謂的“大A小D”(Big A/little D)設(shè)計(jì)，模擬設(shè)計(jì)人員面臨著諸多挑戰(zhàn)。從概念層面來(lái)看，模擬設(shè)計(jì)團(tuán)隊(duì)最初面臨的困難是針對(duì)混合信號(hào)電路進(jìn)行自頂向下的整體設(shè)計(jì)。在整個(gè)設(shè)計(jì)流程中，他們要面對(duì)來(lái)自多個(gè)領(lǐng)域的挑戰(zhàn)。例如，設(shè)計(jì)人員可能很難掌握數(shù)字邏輯為內(nèi)部狀態(tài)或隱藏狀態(tài)的數(shù)字電路的邊緣情況或問(wèn)題。全芯片時(shí)序分析對(duì)設(shè)計(jì)人員來(lái)說(shuō)通常很難應(yīng)付。如果存在頗具規(guī)模的數(shù)字部分，他們就很難完成整個(gè)時(shí)序分析。最后，在物理驗(yàn)證方面，數(shù)字邏輯產(chǎn)生的噪音對(duì)具備相同基底的模擬電路來(lái)說(shuō)就可能會(huì)太大。

Tanner套件專用于解決這些挑戰(zhàn)。使用混合信號(hào)工具的模擬設(shè)計(jì)人員可受益于其更強(qiáng)的自動(dòng)化、更高的準(zhǔn)確性、更低的NRE成本以及更短的上市時(shí)間。為此，Tanner解決方案采用了專門(mén)針對(duì)“大A小D”AMS市場(chǎng)的從RTL到GDS的完整流程。這是一款完整的邏輯合成工具，具備針對(duì)區(qū)域、電源、時(shí)序和可測(cè)試性設(shè)計(jì)(DFT)的合成與優(yōu)化功能。Tanner Place and Route與L-Edit高度集成，使設(shè)計(jì)人員可以完全掌控布局和布線流程中的每個(gè)步驟。TimeCraft是一款速度快、容量大的靜態(tài)時(shí)序分析器(STA)，可用于納米時(shí)序分析和Sign-off。（請(qǐng)注意，ModelSim可提供使用布局后布線信息的動(dòng)態(tài)時(shí)序分析。）

全芯片組裝

任何全面的模擬/混合信號(hào)流程將包含全芯片組裝過(guò)程，即將主要功能模塊置入壓焊框并進(jìn)行頂層信號(hào)和總線的布線。

圖6：Tanner L-Edit IC Layout的原理圖驅(qū)動(dòng)版圖展示了實(shí)時(shí)飛線并支持手動(dòng)、人工輔助和全自動(dòng)的布線模式

Tanner的全芯片組裝解決方案通過(guò)S-Edit和L-Edit的SDL接口實(shí)現(xiàn)。以頂層模塊為例，設(shè)計(jì)人員可以使用SDL的實(shí)時(shí)飛線擺放模塊，以盡量減少布線擁塞。設(shè)計(jì)人員還可以使用SDL的短路和開(kāi)路檢查器快速檢查連接問(wèn)題，該檢查器無(wú)需運(yùn)行完整的LVS便可在單元環(huán)境中運(yùn)行并高亮顯示錯(cuò)誤。

SDL Router是一款與SDL集成的自動(dòng)布線引擎，可以加快模擬單元的版圖和頂層芯片組裝的布線。該工具使設(shè)計(jì)人員得以集中精力在要求精細(xì)的布線上，以便操作或處理對(duì)模擬敏感的部分或全部網(wǎng)絡(luò)。對(duì)所有剩余的電路，SDL Router可自動(dòng)為非關(guān)鍵網(wǎng)絡(luò)布線，以不同的用戶指定寬度為不同網(wǎng)絡(luò)布線，支持用于圖層轉(zhuǎn)換的多個(gè)通孔。設(shè)計(jì)人員還可以通過(guò)它將現(xiàn)有的幾何圖形標(biāo)記為特定網(wǎng)絡(luò)的一部分，然后通過(guò)網(wǎng)絡(luò)按照設(shè)計(jì)人員的意圖選擇、高亮顯示和拼接幾何圖形。

結(jié)語(yǔ)

2015年3月，Mentor Graphics收購(gòu)了Tanner的業(yè)務(wù)資產(chǎn)，利用其雄厚的技術(shù)領(lǐng)導(dǎo)力和全球分布網(wǎng)為致力于從事IC、MEMS到IoT器件的各種混合信號(hào)項(xiàng)目的設(shè)計(jì)人員提供支持。這些設(shè)計(jì)人員面臨著各種各樣的挑戰(zhàn)，大多數(shù)與IC的功能和復(fù)雜性持續(xù)增加有關(guān)。同時(shí)，業(yè)務(wù)壓力迫使設(shè)計(jì)人員必須要縮短上市時(shí)間和減少返工。Tanner套件從基礎(chǔ)開(kāi)始建造，以設(shè)計(jì)人員的需求為核心。一些EDA工具供應(yīng)商提供了用于AMS設(shè)計(jì)的軟件，但這些工具不是成本太高（性價(jià)比低）、就是需要大量數(shù)據(jù)操作和手動(dòng)集成的自定義點(diǎn)流程工具。Tanner套件能夠?yàn)锳MS設(shè)計(jì)人員提供一致而全面的工具套件，實(shí)現(xiàn)業(yè)內(nèi)無(wú)可匹敵的效率、可用性和性價(jià)比。