開(kāi)關(guān)電源小型化設(shè)計(jì)中，提高開(kāi)關(guān)頻率可有效提高電源的功率密度。但隨著開(kāi)關(guān)頻率提升，電路電磁干擾（EMI）問(wèn)題使電源工程師面臨了更大的挑戰(zhàn)。本文以反激式開(kāi)關(guān)拓?fù)錇槔瑥脑O(shè)計(jì)角度，討論如何降低電路EMI。

為提高開(kāi)關(guān)電源的功率密度，電源工程師首先想到的辦法是選擇開(kāi)關(guān)頻率更高的MOSFET，通過(guò)提高開(kāi)關(guān)速度可以顯著地減小輸出濾波器體積，從而在單位體積內(nèi)可實(shí)現(xiàn)更高的功率等級(jí)。但是隨著開(kāi)關(guān)頻率的提高，會(huì)帶來(lái)EMI特性的惡化，必須采取有效的措施改善電路的EMI特性

開(kāi)關(guān)電源的功率MOSFET安裝在印制電路板上，由于印制電路板上MOSFET走線和環(huán)路存在雜散電容和寄生電感，開(kāi)關(guān)頻率越高，這些雜散電容和寄生電感更加不能夠忽略。由于MOSFET上的電壓和電流在開(kāi)關(guān)時(shí)會(huì)快速變化，快速變化的電壓和電流與這些雜散電容和寄生電感相互作用，會(huì)導(dǎo)致電壓和電流出現(xiàn)尖峰，使輸出噪聲明顯增加，影響系統(tǒng)EMI特性。

由1－1和1－2式可知，寄生電感和di／dt形成電壓尖峰，寄生電容和dv／dt形成電流尖峰。這些快速變化的電流和關(guān)聯(lián)的諧波在其他地方產(chǎn)生耦合的噪聲電壓，因此影響到開(kāi)關(guān)電源EMI特性。下面以反激式開(kāi)關(guān)拓?fù)錇槔瑢?duì)降低MOSFET的dv／dt和di／dt措施進(jìn)行介紹。

圖1 MOSFET噪聲源

1

降低MOSFET的dv／dt

圖2 MOSFET等效電路

我們關(guān)注的是MOSFET特性以及影響這些特性的寄生效應(yīng)：

1－3中，Rg和Cgd越大，dv／dt越低。1－4中，Coss越低，dv／dt越高。在MOSFET選型中，MOSFET的Coss、Ciss、Crss參數(shù)特性，影響開(kāi)關(guān)尖峰大小。

從上述分析中可知，我們可以通過(guò)提高M(jìn)OSFET寄生電容Cgd、Cgs、Cds和增大驅(qū)動(dòng)電阻值Rg來(lái)降低dv／dt。

圖3 降低MOSFET的dv／dt措施

可以采取以下有效措施：

較高的Cds可以降低dv／dt并降低Vds過(guò)沖；但是較高的Cds會(huì)影響轉(zhuǎn)換器的效率。可以使用具有較低擊穿電壓和低導(dǎo)通電阻的MOSFET（這類(lèi)MOSFET的Cds也較小）。但是如果考慮噪聲輻射，則需要使用較大的諧振電容（Cds）。因此提高Cds則需要權(quán)衡EMI和效率兩者的關(guān)系；

較高的Cgd實(shí)質(zhì)上增加了MOSFET在米勒平臺(tái)的持續(xù)時(shí)間，可以降低dv／dt。但這會(huì)導(dǎo)致增加開(kāi)關(guān)損耗，從而降低MOSFET效率并且會(huì)提高其溫升。提高Cgd，需要驅(qū)動(dòng)電流也會(huì)大幅增加，驅(qū)動(dòng)器可能會(huì)因瞬間電流過(guò)大而燒毀；建議不要輕易添加Cgd；

在柵極處添加外部Cgs電容，但很少使用此方法，因?yàn)樵黾訓(xùn)艠O電阻Rg相對(duì)更簡(jiǎn)單。效果是相同的。

總結(jié)

圖3總結(jié)為降低MOSFET的dv／dt措施總結(jié)。MOSFET內(nèi)部寄生參數(shù)（Cgd和Cds）較低時(shí)，就可能有必要使用外部Cgd和Cds來(lái)降低dv／dt。外部電容的范圍為幾pF到100pF，這為設(shè)計(jì)人員提供這些寄生電容的固定值進(jìn)行參考設(shè)計(jì)。

2

降低電路中di／dt

圖4 降低MOSFET的di／dt措施

圖4，MOSFET驅(qū)動(dòng)階段中存在的各個(gè)di／dt部分產(chǎn)生兩種效果：

G極、D極、S極處的雜散電感引起的噪聲電壓；

初級(jí)大環(huán)路的噪聲電壓。

可通過(guò)下面措施進(jìn)行改進(jìn)：

1、增加高頻電容減小環(huán)路面積

我們可以采取措施減小高頻電位跳變點(diǎn)的PCB環(huán)路面積。增加高頻高壓直流電容C＿IP是減少PCB環(huán)路面積和分離高頻和低頻兩個(gè)部分回路有效措施。

2、合理增加磁珠抑制高頻電流

為了額外降低di／dt，可以在電路中增加已知的電感，以抑制高頻段的電流尖峰和振蕩。已知的電感與雜散電感串聯(lián)，所以總電感值在設(shè)計(jì)者已知的電感范圍內(nèi)。鐵氧體磁珠就是很好的高頻電流抑制器，它在預(yù)期頻率范圍內(nèi)變?yōu)殡娮瑁⒁詿岬男问较⒃肼暷芰俊?/p>

3

推薦測(cè)試方案

正確使用和選擇測(cè)量?jī)x器和測(cè)量方法有助快速定位問(wèn)題根源。調(diào)試時(shí)采用PWR2000W變頻電源提供輸入電壓，在被測(cè)試電路出現(xiàn)異常時(shí)可以及時(shí)保護(hù)電路。普通測(cè)試探頭容易引入額外寄生電感，造成噪聲在普通探頭中形成反射，引起振蕩，會(huì)給測(cè)量引入不確定因素。采用我司推出的ZP1500D高壓差分探頭，其輸入阻抗高達(dá)10MΩ，CMRR可達(dá)80dB以上，適合直接對(duì)MOSFET測(cè)量。ZDS4000系列示波器為數(shù)據(jù)挖掘型示波器，具有500M模擬帶寬和512M存儲(chǔ)深度，完全滿足深度噪聲測(cè)量需求。圖5為推薦參考測(cè)試方案框圖。

圖5 MOSFET噪聲測(cè)試方案

1、MOSFET電流測(cè)試波形圖

如圖5，在G極、S極和RCD電路中分別添加鐵氧體磁珠進(jìn)行優(yōu)化。使用電流探頭ZCP0030和ZDL6000示波記錄儀進(jìn)行測(cè)量。在輸入110VAC＠50Hz／輸出100VDC＠8A條件下，優(yōu)化后（通道2藍(lán)色）比優(yōu)化前（通道1紅色），電流尖峰和振蕩明顯降低。

圖6 電流尖峰優(yōu)化前后對(duì)比

2、MOSFET電壓測(cè)試波形圖

在MOSFET的DS極兩端并510pF高壓電容，測(cè)試Vgs和Vds，優(yōu)化后比優(yōu)化前的電壓尖峰小30V左右，有效降低電壓尖峰，有助與減少EMI。

圖7 電壓尖峰優(yōu)化前

圖8 電壓尖峰優(yōu)化后

4

小結(jié)

在電路的關(guān)鍵節(jié)點(diǎn)增加電容、磁珠以及在MOSFET外接Cds、增大Rgon等，是降低MOSFET電壓尖峰和電流尖峰的有效措施，從而改善電路EMI性能。此外合適的測(cè)量?jī)x器設(shè)備是電源工程師快速定位問(wèn)題必不可少的工具，通過(guò)科學(xué)的測(cè)量方法和有效的改善手段，可使低噪高功率密度電源產(chǎn)品快速成型。