14位Pipeline ADC設(shè)計(jì)的帶隙電壓基準(zhǔn)源技術(shù)

目前，基準(zhǔn)電壓源被廣泛應(yīng)用與高精度比較器，A/D，D/A轉(zhuǎn)換器，動(dòng)態(tài)隨機(jī)存儲(chǔ)器等集成電路中。基準(zhǔn)電壓源是集成電路中一個(gè)重要的單元模塊。

它產(chǎn)生的基準(zhǔn)電壓精度，溫度穩(wěn)定性和抗噪聲干擾能力直接影響到芯片，甚至整個(gè)系統(tǒng)的性能。特別是在D/A，A/D數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中，基準(zhǔn)源的性能與量化器的量化精度密切相關(guān)。隨著D/A，A/D精度的不斷提高，精確穩(wěn)定的基準(zhǔn)源的設(shè)計(jì)成為關(guān)鍵。因此，設(shè)計(jì)一個(gè)高性能的基準(zhǔn)電壓源是具有十分重要的意義。

1 分析電路設(shè)計(jì)及原理

1.1?傳統(tǒng)帶隙基準(zhǔn)的分析

傳統(tǒng)的帶隙電壓基準(zhǔn)結(jié)構(gòu)中，通過(guò)具有正溫度系數(shù)的VT和一個(gè)具有負(fù)溫度系數(shù)電壓VBE的線性組合，在輸出端得到一個(gè)對(duì)溫度恒定的穩(wěn)定輸出Vref。圖1是一個(gè)傳統(tǒng)的帶隙基準(zhǔn)電壓源。但是在實(shí)際應(yīng)用中，補(bǔ)償Vref中得不到補(bǔ)償?shù)母唠A電壓分量是設(shè)計(jì)的關(guān)鍵。高階溫度系數(shù)主要來(lái)自于雙極晶體管的溫度特性。



經(jīng)過(guò)整理得到：


根據(jù)上式可知在大部分工藝下，通過(guò)調(diào)節(jié)電路，一階系數(shù)項(xiàng)可以很容易消除。但是由于工藝參數(shù)r的值和由電阻引入的系數(shù)δ不能很好的抵消，使得高階電壓分量仍然存在。即C₂項(xiàng)不可能消除，導(dǎo)致溫度系數(shù)不能達(dá)到足夠低。



1.2?改進(jìn)的高階補(bǔ)償帶隙基準(zhǔn)源

為了得到溫度系數(shù)足夠低的帶隙基準(zhǔn)源，高階溫度系數(shù)需要進(jìn)一步補(bǔ)償，補(bǔ)償?shù)姆椒ㄈ鐖D2所示的電路結(jié)構(gòu)。在傳統(tǒng)的電路基礎(chǔ)上，加入補(bǔ)償電路結(jié)構(gòu)：由于運(yùn)放A₃的增益很大，運(yùn)放強(qiáng)制Q₂和R₄的端電壓相等，則I₄=V_BE，Q₂／R₄，電流鏡使流過(guò)晶體管Q₃的電流：



從而在Q₂，Q₃的V_BE之間產(chǎn)生一個(gè)差值Tln T項(xiàng)。這個(gè)差值項(xiàng)通過(guò)運(yùn)放gm₁，gm₂被引入到I_R1中來(lái)修正V_BE,_Q1中的高階項(xiàng)。



在圖2中，輸入端連接V₁，V₂和V₂，V₃的四輸入運(yùn)放，其輸出端連接在一起，因此他們具有相同增益A1，各參數(shù)完全相同，即輸出阻抗也相同：



對(duì)于管子Q₁，Q₂，他們完全相同，所以他們的端電壓只和他們集電極流過(guò)電流相關(guān)。



令(常數(shù)B₁，B₂由電阻阻值，溫度系數(shù)和管子V_BE電壓控制；gm₁，gm₂是運(yùn)放A₁的輸入端跨導(dǎo)，由輸入對(duì)管子的寬長(zhǎng)比和靜態(tài)工作點(diǎn)決定)在實(shí)際設(shè)計(jì)中，通過(guò)調(diào)節(jié)gm₁，gm₂來(lái)調(diào)節(jié)降低高階項(xiàng)，調(diào)節(jié)R₄來(lái)消除一階項(xiàng)。最后進(jìn)行反復(fù)優(yōu)化可以獲得很好的溫度系數(shù)。

1.3?整體電路分析

這里提出的電路結(jié)構(gòu)如圖3所示。系統(tǒng)由四個(gè)模塊組成：省功耗和偏置電路、運(yùn)放、基準(zhǔn)電壓輸出模塊和高階曲率補(bǔ)償。基準(zhǔn)核心結(jié)構(gòu)和高階曲率補(bǔ)償電路部分的工作原理在前面分析的改進(jìn)帶隙基準(zhǔn)中有重點(diǎn)講過(guò)。圖3左邊所示的功耗控制開關(guān)VC1，當(dāng)VC1為低電平(0)時(shí)，M6導(dǎo)通，M4關(guān)閉，則M7柵極點(diǎn)電位為高，M7關(guān)閉，則M7支路電流為0，電流鏡M10，M11鏡像M7支路電流，導(dǎo)致差分放大器的尾電流為0，差分放大器沒有工作，整個(gè)電路都沒有工作，處于省功耗狀態(tài)；當(dāng)VCl為高電平(3.3 V)時(shí)，M6關(guān)閉，M4導(dǎo)通，則M1到M6組成的偏置電路為M7柵極提供合適的偏置電壓。Cascode結(jié)構(gòu)(M8，M9，M10，M11)的偏置是由電壓自偏置來(lái)實(shí)現(xiàn)的。同時(shí)M10，M11復(fù)制M7支路電流，M12，M13電壓自偏置，為尾電流源提供偏置電壓。該偏置電路提供一級(jí)折疊式共源共柵運(yùn)放電路中所用的所有偏置電壓。在實(shí)際電路中，為了滿足匹配，偏置電路中管子的長(zhǎng)度應(yīng)該與運(yùn)放中相應(yīng)的管子長(zhǎng)度相等。

運(yùn)算放大器是帶隙電壓基準(zhǔn)源電路中的關(guān)鍵部分之一，其環(huán)路增益和電路的失調(diào)決定了基準(zhǔn)源輸出的精度和穩(wěn)定性。為了增加電路的穩(wěn)定性和降低電路的復(fù)雜度，在此盡量采用具有高增益的單級(jí)運(yùn)放，而不采納二級(jí)補(bǔ)償運(yùn)放。高增益的單級(jí)運(yùn)放包括套筒式和折疊式運(yùn)放兩種，由于運(yùn)放連接反饋回路，套筒式運(yùn)放因輸出擺幅太小而不使用，在此使用折疊式運(yùn)放。

2 仿真結(jié)果分析

圖3所示電路用0.35μm BSIM 3v3 CMOS工藝，用Cadence Spectre軟件模擬得到以下的仿真結(jié)果。

2.1?基準(zhǔn)輸出與電源電壓關(guān)系

圖4是基準(zhǔn)輸出與電源電壓(0～3.3 V)關(guān)系曲線。仿真結(jié)果表明：這種帶隙基準(zhǔn)電壓源結(jié)構(gòu)在正常工作狀態(tài)下的最小電源電壓可達(dá)1.6 V，輸出基準(zhǔn)電壓V_ref=(1.174 43±0.000 43 V)，在-40～+100℃范圍內(nèi)，帶隙基準(zhǔn)電壓源輸出電壓的溫度系數(shù)r_TC=2.077 ppm／℃。在25℃，3.3 V下，功耗不到110μW(電路總功耗為109.89μW)。在25℃，1.6 V下，功耗不到9μW(電路總功耗為8.453μW)。

對(duì)該帶隙電壓基準(zhǔn)源仿真電源電壓抑制比(PSRR)，得到在3.3 V電源電壓下，室溫且沒有濾波電容時(shí)，在100 Hz下為-65 dB。要獲得更好的PSRR，可以通過(guò)在基準(zhǔn)的輸出端加一濾波電容來(lái)提高PSRR。將Vref經(jīng)過(guò)了一個(gè)RC低通濾波電路輸出，這樣可以改善輸出基準(zhǔn)電壓的電源抑制能力，減小噪聲干擾，并且可以減小在電路上電時(shí)的基準(zhǔn)電壓瞬態(tài)過(guò)沖。

2.2?基準(zhǔn)輸出與溫度的關(guān)系

圖5是典型工藝角下經(jīng)過(guò)高階曲率補(bǔ)償?shù)幕鶞?zhǔn)電壓與溫度的關(guān)系曲線。由圖計(jì)算得到在典型(TT)工藝角下，電源電壓為3.3 V時(shí)，在-40～+100℃工作溫度范圍內(nèi)，該基準(zhǔn)電壓溫度系數(shù)為2.077 ppm／℃。在整個(gè)工作溫度范圍內(nèi)，基準(zhǔn)輸出電壓隨溫度變化不超過(guò)±0.15％。另外，由同種工作條件和模擬條件得到該基準(zhǔn)在其他兩個(gè)工藝角溫度系數(shù)如表1所示。可見，該電路具有很好的溫度特性。



2.3 與參考文獻(xiàn)性能比較

與參考文獻(xiàn)性能比較如表2所示。



表2為本文設(shè)計(jì)電路與文獻(xiàn)[6]和文獻(xiàn)[7]中電路的模擬仿真結(jié)果比較。本文電路的供電電壓可以低至1.6 V，輸出電壓1.174 V．在-40～100℃時(shí)溫漂約為2ppm／℃，且功耗最高不超過(guò)110 μW。由此可見，本文設(shè)計(jì)電路具有低電壓低功耗和低溫漂的優(yōu)點(diǎn)，綜合性能優(yōu)異。

3 版圖設(shè)計(jì)

模擬電路的版圖設(shè)計(jì)中器件的匹配以及合理的布局布線對(duì)電路性能的影響很大。再考慮到要減小工藝失配的影響，需要對(duì)版圖進(jìn)行精心設(shè)計(jì)。版圖設(shè)計(jì)注意以下幾點(diǎn)：

(1)運(yùn)放的輸入管采用大的寬長(zhǎng)比例，以減小運(yùn)放的失調(diào)電壓，并且其晶體管的溝道要大于工藝最小溝長(zhǎng)Lmin。

(2)電路中的關(guān)鍵器件PNP Bipolar晶體管，在實(shí)際電路設(shè)計(jì)中取Q1與Q2的面積比為8：1，然后采用中心對(duì)稱的設(shè)計(jì)方法，實(shí)現(xiàn)器件的匹配。

(3)集成電路中電阻誤差很大，采用電阻分級(jí)并聯(lián)方式，并在電阻周圍加上dummy電阻，以減少環(huán)境的影響，增強(qiáng)電阻匹配性。

4 結(jié)? 語(yǔ)

與其他許多高階曲率補(bǔ)償帶隙電路相比，本文提出的這種帶隙基準(zhǔn)電壓源，具有低電壓低功耗和低溫漂的優(yōu)點(diǎn)，且與標(biāo)準(zhǔn)CMOS工藝兼容，結(jié)構(gòu)新穎，綜合性能優(yōu)異，完全符合設(shè)計(jì)要求。可以很好地應(yīng)用于高精度比較器、A／D和D／A轉(zhuǎn)換器等模擬集成電路中，該電壓源采用0.35μm CMOS工藝，Spectre仿真表明，在-40～100℃時(shí)，其溫度系數(shù)為2 ppm。這種帶隙基準(zhǔn)可用于14位pipeline ADC中，應(yīng)用前景廣泛。