（文章來源：世界產品與技術，作者：Rob Reeder , Mark Looney , Jim Hand ）

就像兔子誘惑狗賽跑一樣，兔子必須要比狗跑的快，要求最嚴格的數據采集系統的性能自然要高于民用模數轉換器（ADC）。這些極嚴格的要求推動IC制造商及其用戶的發展，出現許多滿足高端數據采集系統需求的“增強性能”的創新方法。

其中一種方法是通過采用多通道ADC填充轉換器的“時隙”來大幅度增加采樣速率、降低噪聲或擴展動態范圍。隨著給定帶寬和分辨率下的單個ADC的成本、尺寸和功耗的降低，并且隨著多個轉換器（通常封裝在一起）的應用越來越多，該方法變得越來越切實可行。

本文將討論兩種多通道方法：信號平均--保證采樣速率不變，增加分辨率；時間交織——保證分辨率不變，提高采樣速率。采用這兩種方法的產品已經誕生，例如ADI公司的AD10678（16 bit，80 MSPS ADC）和AD12500（12 bit，500 MSPS ADC）。

信號平均

信噪比（SNR，以 dB為單位），是成像和雷達等應用中的關鍵性能指標。這些系統中使用的ADC可能會受到許多外部噪聲源的影響，包括時鐘噪聲、電源噪聲和布線引入的耦合數字噪聲。只要不相關噪聲源的平方和的平方根（RSS）小于ADC固有量化噪聲，輸出平均就會有效地降低總體本底噪聲。

那些需要較高SNR的系統通常使用數字后處理器將多個ADC通道的輸出加和。信號直接相加，而來自單獨ADC（假設不相關）的噪聲采用RSS加和，因此輸出加和提高了總體SNR。四個ADC輸出的加和會提高6 dB SNR，即1 LSB。AD6645 14 bit 80 MSPS ADC規定有效位數（ENOB）為12。圖1示出四個AD6645的輸出加和增加了2 bit分辨率和1 bit性能。

每個ADC的輸入包含一個信號項（VS）和一個噪聲項（VN）。對四個噪聲電壓求和得到的總電壓VT等于四個信號電壓的線性和加上四個噪聲電壓的RSS值，即：

由于VS1=VS2=VS3=VS4，等效于信號被放大了四倍，而ADC的噪聲（RMS值）只放大了兩倍，從而使信噪比增大兩倍，即增加6.02 dB。因此，四路信號求和所獲得的6.02 dB增量（?SNR）使有效分辨率提升了1bit。因為SNR（dB）=6.02N+1.76，N為位數，所以，

表1 中示出了多個ADC輸出加和所獲得的SNR增量。從簡單性考慮，四個ADC加和是顯然的選擇。某些重要應用也會考慮更多的ADC加和，但應取決于其它系統指標要求（包括成本）和可提供的印制電路板（PCB）尺寸。

14 bit ADC理想的SNR為（6.02 × 14） + 1.76 = 86.04 dB。然而，AD6645的技術資料中提供的SNR的典型值僅為74 dB，所以其ENOB僅為12 bit。

因此，四路轉換器輸出求和可以補償額外的1 bit分辨率，加上原來系統級ENOB可到達13 bit（80 dB） 。

當然，這樣的系統需要付出一些設計努力，以及一些系統原型設計、鑒定和測試開發的代價。但是，AD10678集成了4個AD6645，一個時鐘分配系統，以及一個已配置好的復雜可編程邏輯器件（CPLD）以提供高速加法運算?，F在可提供的AD10678以低成本和占用2.2 × 2.8英寸PCB面積的封裝，通過測試完全達到規定技術指標。圖2所示的快速傅立葉變換（FFT）結果證明了ADC的優良性能，在80 MSPS時鐘和10 MHz模擬輸入條件下能夠提供80.22 dB SNR。

除了提高SNR，這種體系結構還提高了DC精度。四個ADC的失調和增益誤差是不相關的，因此采用降低噪聲一樣的方法來降低系統失調和增益誤差。但是在線性誤差方面上沒有改善，實際上無雜散動態范圍（SFDR）取決于最差的ADC。

但是這種方案需要占用較大的PCB面積和4倍的功耗，但與以4倍采樣速率工作的單ADC的輸出平均方案相比，采用這種方法仍然具有優勢。盡管以提高采樣速率增加采樣點數也會降低輸入信號中的常模噪聲。隨著制造工藝的改進，新的設計使ADC的內核功耗進一步降低；另外可提供的4通道和8通道ADC的出現使多ADC系統更容易實現，并且減小了封裝尺寸。例如，AD9259 4 通道14 bit， 50 MSPS ADC采用 48引線LFCSP （7 mm × 7 mm） 封裝，其每通道功耗僅為100 mW。

雖然用提高輸入電壓的標準化做法來提高規定的SNR是可行的，但這會增加驅動放大器的設計壓力，并且由于信號和噪聲一起被放大，所以會降低系統SNR。加和體系結構的另一個微妙優點是，滿度模擬輸入不需要大于使用單ADC時的輸入。

比較硬件和軟件成本，信號平均的方法本身要比數字濾波有優勢，但對于要提供經濟有效的硬件處理和軟件濾波的總體系統考慮所要求的數字濾波，軟件常常使工作更容易。

時間交織

M個ADC的時間交織可以使采樣速率提高到M倍。通過合理地配置每個ADC時鐘信號的相位，任何一款標準ADC IC的最大采樣速率可乘以系統內ADC的數量。每個ADC所需的合適的時鐘相位可以按下式計算：

M表示ADC的數量

m表示具體ADC的序號，即1≤m≤M

例如，一個采用AD9444 14 bit， 80 MSPS ADC組成的4通道系統，當每路時鐘相位以90°（π/2）間隔適當遞增時，將會產生14 bit，320 MSPS的效果。圖3示出這類系統的基本框圖。在AD12400/AD12500系列產品中已經采用了12 bit集成解決方案的時間交織方法。圖4示出了AD12500框圖，其中包括ADC、時鐘管理、電源和數字后處理所有必需的功能。

增加ADC系統的采樣速率最明顯的好處是增加模擬采樣帶寬，又稱作奈奎斯特頻帶。增加數字化儀器系統中奈奎斯特頻帶可以提供很多好處：數字示波器可以擴展模擬輸入帶寬；軟件定義無線電系統可以增加信道數；雷達系統可以提高空間分辨率。圖5示出14 bit，320 MSPS ADC系統對22 MHz頻率信號采樣的仿真FFT圖。

該ADC系統的FFT頻譜擁有160 MHz奈奎斯特頻帶。為了討論方便，160 MHz奈奎斯特帶寬被分為4個獨立的40 MHz頻帶，每個頻帶代表著采樣速率為80 MSPS的單個AD9444的奈奎斯特頻帶。22 MHz基頻位于頻帶1。在圖5可以觀察到，除了基頻，還可以觀察到兩種類型的非諧波失真分量--失調雜散和鏡像雜散。對于單頻輸入信號引起的失真分量位置可以通過以下關系式來確定：

這些失真分量的出現是與時間交織有關的主要挑戰。它們直接影響通道之間的增益、相位和失調匹配誤差。實際上，這些雜散信號的幅度直接與誤差幅度成正比1，2。例如，一個通道上1%的增益誤差會造成52 dBc的鏡像雜散幅度。當系統頻率規劃涉及到位于失真邊帶的頻帶時，這些雜散信號均會成為問題。在這種情況下，在開發過程中必須謹慎地管理通道之間的匹配特性。如果系統性能目標是10 bit ENOB，而且鏡像雜散信號是主要因素，那么增益匹配誤差必須優于0.1%，相位匹配誤差必須優于0.07°（2ps @100 MHz）！為達到這個性能等級，從實現的角度考慮，必須減少或消除許多不同的誤差源。

每個ADC的模擬輸入和時鐘輸入的印制線尺寸必須匹配以保證傳播時延在預算等級之內。雖然時鐘電路功能很簡單，但它也會引入影響系統性能的誤差。與現有的ECL制造工藝相比，先進的工藝，例如硅鍺RSECL（低擺幅ECL）工藝能夠在信號上升、下降時和傳播時延方面提供很大改進。根據輸入頻率，還可采取手工線路長度調整以克服孔徑延時誤差。

由于電源性能水平之間的差異，所以需要使用允許誤差小的電源，例如靠近ADC安裝的線性穩壓器。另外，與溫度相關的性能也需要通過機械設計保證與ADC的溫度特性嚴格匹配。挑選ADC時還需要考慮以下一項或所有指標的匹配：增益、失調、孔徑延遲和輸入電容。顯然，挑選四個獨立的所有關鍵性能指標的允許誤差嚴格匹配的ADC非常困難和昂貴！必須謹慎權衡對系統設計的開發和元件成本所增加的復雜性和風險。

采用模擬調整處理方案可以在很窄的工作條件設置下與時間交織系統中的ADC通道之間相匹配。然而采用數字后處理方法能夠在很寬的工作條件設置下實現嚴格的通道匹配。高速、可配置數字平臺，例如現場可編程門陣列（FPGA），為集成先進的后處理方法——例如AFB先進的濾波器組 ，提供了方便的工具。

AD12400 12 bit， 400 MSPS ADC包含兩個高速ADC，并且采用時間交織方法和AFB濾波器組達到采用單個民用ADC所無法實現的性能（到本文寫作之日）。圖6示出寬帶動態性能數據，并且對模擬和數字調整方法做了比較。采用“手動調整”每個通道在128 MHz處的增益和相位可達到14bit的匹配程度（86 dBc），但性能下降得非?？欤?2 bit（74 dBc）性能的帶寬僅為20 MHz。另一方面，采用數字調整方法，在170 MHz整個測試范圍內能保持優于12 bit性能--精心設計的數字后處理方法帶來的明顯性能優勢。

因此，當系統設計要求采樣速率高于市場上可提供的單個ADC的采樣速率時，考慮采用時間交織方法是很有價值的。如果在整個奈奎斯特頻帶內都需要保持10～12 bit性能，那么集成解決方案，例如AD12400 和AD12500，由于成功地克服了與嚴格通道匹配要求有關的困難而發揮了時間交織方法的優勢。

信號平均 與 時間交織

這里我們已經總結了能夠超越當前可提供的單個ADC具備性能的兩種方法。我們已經給出了使用這兩種方法實現的可提供高性能多芯片產品實例。事實上，這類標準的產品已經面市--解決了設計問題并且提供了標準技術規范--足夠滿足許多客戶的需求。但是，下面的解釋對想進一步研究使用標準的單個ADC或多通道非配置ADC提高性能應用領域的用戶有所裨益。

比較拓撲結構的常用衡量指標是SNR。假設選擇的ADC是AD9444，系統設計需要40 MHz帶寬和79 dB典型值SNR，那么我們可以考慮信號平均和時間交織。兩種方法都需要使用四個AD9444，以便比AD944固有的SNR提高5～6 dB。因為兩種方法在降噪方面作用相當，因此需要進一步權衡以體現典型設計的市場空間。

首先，信號平均方法沒有時間交織方法實現起來那么復雜。信號平均電路中四個ADC所需要的時鐘可以從一個阻性分配器、一個磁性分配器或是一個簡單的1:4扇出的時鐘分配IC獲得。時間交織的方法需要使用至少兩個D觸發器來實現4分頻和90°間隔相序功能。在某些情況下，可能還需要四個附加觸發器緩沖定時信號，以保持嚴格的時序。為了實現提高預期的6 dB SNR目標，時間交織方法可能需要使用數字濾波器，它要求實時乘法器和加法器（如果用于系統設計，或者還需要一些處理時間）。然而信號平均的方法只需要一個實時加法器，從而真正減少了數字邏輯電路。

每一種降噪方法的有效性也必須仔細考慮。特別是必須了解每個通道的相關噪聲和帶寬水平。因為隨著通道間相關噪聲增加，信號平均方法的有效性會越來越低。在抖動和相位噪聲是主要噪聲源的系統中，存在相關噪聲的風險會影響SNR的提高。

時間交織方法實際上是在4倍帶寬范圍內散布噪聲，然后濾除無用的120 MHz。在這種情況下，必須研究和掌握噪聲頻譜的寬帶特性。如果通道的噪聲頻譜內容平均分布在整個160 MHz奈奎斯特頻帶，那么這種方法可以提高6 dB SNR。但是，如果噪聲分布主要集中在有用的40 MHz帶寬之內，那么提高6 dB SNR的目標可能無法實現。

比較這兩種方法的另一個重要考慮因素是頻率規劃。如果使用一種單頻系統，并且其輸入頻率在單ADC采樣速率（例如20 MHz）的1/4以上，則第2、第3、第4、第5、第6次諧波落在40 MHz有用頻帶之外。因此，這些高次諧波會被數字噪聲濾波器削減或濾除。此外，前面討論的鏡像雜散信號也會落在有用頻帶之外，從而被濾除。在多頻系統中，一些諧波成分也會落在有用帶寬之外，從而會減小系統的總諧波失真。

總之，信號平均方法提供了一種提高6 dB SNR的簡單方法，而時間交織方法為開發系統體系結構提供了一些值得考慮的好處。

多通道ADC系統的使用

多通道ADC在提高數字采集系統方面已經起到了重要作用。成像系統通過對多路ADC進行加和來優化信號以提高清晰度。數字示波器制造商已經開發了ADC時間交織方法以滿足高采樣速率的要求。其它使用頻分多址（FDMA）的接收系統也采用了多個ADC 通道對頻帶進行劃分--減低對每個ADC輸入帶寬的需求，從而進一步增大動態范圍。為了節省功耗和尺寸，采用4通道ADC和8通道ADC 多通道IC封裝的ADC越來越多，正在利用它們開發多通道系統體系結構以提供前所未有的功能和性能。

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