引 言

由于跳頻技術在軍事上的廣泛應用，因此對于其核心直接數字式頻率合成器的研究成為人們關注的熱點。直接數字式頻率合成器的基本原理是利用輸入信號本身相位差的不同給出不同的電壓幅度，最終濾波平滑輸出需要的頻率。設計一個直接數字式頻率合成器最大的問題就是雜散抑制。這是評價頻率合成器設計是否優良的重要指標。

雜散主要由幅度量化雜散和相位舍位雜散構成。現在采用解決雜散的技術大致分為：修改頻率控制字技術，相位抖動技術等。相位抖動技術可以良好地改善由相位舍位所帶來的雜散，但是它卻增加了雜散的底部噪聲。修改頻率控制字方法能夠從整體上降低4 dB的雜散，但是它卻將分散的雜散集中到某個頻率上，致使這個頻率上的噪聲出現尖峰。這里首先利用修正頻率控制字的方法讓雜散從整體上降低約4 dB，然后用相位抖動技術改善相位舍位引起的雜散，最后還針對相位抖動技術帶來的底部噪聲的問題，使用延遲疊加技術將D／A轉換的結果進行延遲疊加，從而改善雜散的底部噪聲問題，良好地抑制了邊頻。最終利用Matlab仿真論證了這種綜合方法的有效性，它既改善了由幅度量化引起的雜散，也改善了由相位舍位引起的雜散。

1、DDS頻率合成器的基本原理

基本的DDS頻率合成器由相位累加器、相位寄存器、正弦查找表、DAC、低通濾波器構成。加法寄存器把來自二進制寄存器的數字信號與累加器的數字相加，然后又用當前的值改變相位寄存器的值，從而使得累加器在每一個參考時鐘脈沖輸入時周期性溢出。當頻率調諧字有新的變化時，二進制寄存器就在下一個參考時鐘把新的相位增量提供給加法器。基本結構如圖1所示。

因此可以得到：

當經過SINE查找表之后，它的表達式如式（2）：

GCD就代表著最大的偏差值。接著可以直接推導出輸入與輸出的時頻域關系，如式（3）：

式（3）是將輸入進行傅里葉變換后得到的理想DDS頻率表達式，用f（ω）表示。

但通常DDS由于ROM的容量有限，因此通常累加器的輸出會丟棄低位數據而只利用高位數據來尋址，進而產生了相位舍位誤差。其雜散模型為：

的傅里葉變換值。從式（4）結果可以看到加入了相位舍位以后雜散出現在ω=kω1±nωc±ω0上。

2、 改進結構

改進的方法首先是在累加器中增加一個觸發器，這樣做的好處是能夠使得Fr經累加器后的疊加值一直保持為奇數。從雜散模型可以分析出只要（Fr，2j-k）互質，就可以減小整個頻譜離散抖動的分布。經過驗證表明，它的總體SNR減小了，可是這些減小的值會增加到一個頻率上。于是增加了一個DAC的延時模塊，以便平滑邊頻，這樣就可以把原來增加到某個頻率上的雜散減小，并能夠幫助濾波器平滑波形。綜合以上兩種方法以后，實驗表明整體由于幅度量化所產生的雜散現象就有了可觀的改善。改進結構如圖2所示。

可以看到改進后，累加器上的觸發器在每個時鐘到來時，將D觸發器的值重新疊加回累加器的最低位上，如果前一個D觸發器的值為“0”，那么在這個時候，經過D觸發器的取反輸出，此時觸發器的值就變成“1”了，那么累加器在原來基礎上最低位疊加一個“1”，當一個D觸發器的值為“1”的時候同理。這樣就造成了觸發器輸出的值在“0”，“1”間跳變，從而使得累加后的具體值變成了2*Fr+1，即ψ（n）=2Fr+1，這樣保證了頻率調諧疊加后的數字為奇數，于是它與2j-k互質了。這樣做的好處就是讓（△ψ，2j-k）=1，原來計算所得：

這樣做的缺點是雖然減少了在一定頻率上的雜散，但總體的SNR相對于原來有所減小，且將減小的雜散疊加到了某一頻率上。

為了解決這個問題，針對相位舍位的影響，引入了相位抖動技術。因截斷而產生的誤差序列也是周期性的，故對于一定的輸出頻率，采樣造成信號相位的離散化也具有周期性。因此就需要采用一種抖動技術來打破這種周期性。方法是在每次相位累加器溢出前，將一個隨機整數加到相位累加器中，使得累加器的溢出隨機地提前，以破壞相位溢出的周期性。

另外針對幅度量化所產生的雜散，在濾波器前還使用了延遲疊加法，這樣做可以抑制主頻外的邊頻。主要是在DAc模塊中增加了一個觸發器，在每個時鐘延保存前一個D／A轉換的結果。從以下推導的結果可以看到，這樣提高了SNR，那是由于它對于邊帶雜散的抑制。以下即為兩次D／A轉換后的正弦值的疊加，其中：

疊加前的信噪比：

此處明顯可以看到SNR提高了，其原因就是疊加模塊抑制了主頻外的邊頻。

3、 實驗結果分析

采用Matlab仿真，設置Fr=150，累加器位數為10，ROM的位數5位，首先在沒有采用任何改進方法時候（如圖3），可以看到雜散是離散分布的，分別是出現在ω=kω1±nωc±ω0上的，驗證了式（4）的結果。而應用了修正控制字以后，就明顯地看到，在（O，fc／2）內，s（n）的頻譜由г=2k一1／（2k，Fr）根離散譜線組成，其中幅度不為O的譜線最多只有（2Λ+1）根。Λ=2j-k-1／（2j-k，Fr），k為累加器的位數。所以當采用了控制Fr以后，可以看到雜散分布減少。如圖4所示。

然后，加入相位抖動技術，從仿真結果可以看到，它很好地削減了這個離散頻譜處的噪聲峰值，如圖5所示，但是它加重了雜散的底噪聲。加入延遲疊加模塊后邊頻被很好地抑制，如圖6所示。尤其是當頻率在（0．7～1）*π（rad／sample）后的底噪聲明顯減小。但由于加人了時鐘延遲的模塊，使得整體的轉換時間延遲半個fclk。

4、 結 語

本文首先論述了直接式數字頻率合成器的基本原理及其雜散產生原理，接著針對雜散問題結合了多種方法，在累加器后加入一個由同一時鐘控制的觸發器，由于觸發器的值在“O”，“1”規律跳變，這樣就使原來累加器的值由2Fr變成2Fr+1，從而保證了它與2j-k的互質，減小了在ω=kω1±nωc±ω0頻率上的雜散，使得整個系統雜散減小了4 dB，但是它將分散的噪聲疊加到了一個頻率上。另外經過相位抖動以后，很好地抑制了由于相位舍位所引起的雜散，但是也增加了底部的噪聲。所以，在此基礎上還將DAC中增加了延時疊加模塊，通過理論推導得知它改善了信噪比抑制了邊帶雜散，并在一定程度上抑制了由相位抖動所帶來的底部噪聲。最后經過Matlab仿真，驗證了以上結論。但由于出現了半個時鐘周期的延遲，并增加了觸發器和寄存器的數目，所以使得輸出信號的轉化速率變慢，進而影響跳頻速度，并增加了一定的功耗。這些是下一步工作需要改進的。

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