該器件的容性負載相當大，但未針對這點進行內部補償，因此必須采用外部補償技術來優化該應用。圖5顯示的是驅動容性負載而導致AD797輸出上出現的振蕩。

圖5. 未進行補償時的振蕩情況

為穩定驅動供電軌上的容性負載，應在輸出端和負載之間放置電阻R4。該電阻將運算放大器輸出和反饋網絡與容性負載隔離開來，可在反饋網絡的傳遞函數內引入一個零點，從而降低高頻條件下的相移。1?反饋電容C2補償運算放大器輸入端的容性負載，包括C1。

應用DAC
ADuC7026精密模擬微控制器配有四個12位電壓輸出DAC，這些DAC具有軌到軌輸出緩沖器、三種可選范圍和10 μs建立時間等特性。

每個DAC有三種可選范圍：0 V至VREF（內部帶隙2.5 V基準電壓源）、0 V至DACREF (0 V至 AVDD), 和?0 V?to AVDD。范圍由控制寄存器DACxCON進行設置。DAC可以采用 0 V to AVDD范圍的外部基準電壓源。采用內部基準電壓源時，VREF引腳與AGND之間必須接上一個0.47 μF電容，以確保穩定性。

四個DAC每個都可通過控制寄存器DACxCON和數據寄存器DACxDAT獨立配置。通過DACxCON寄存器配置DAC后，可向DACxDAT中寫入數據來獲取所需的輸出電壓電平。

四個DAC輸出可以輕松采用C語言或匯編語言進行控制。下列C語言代碼示例顯示如何選取內部2.5 V基準電壓源并將DAC0輸出設置為2.5 V。

//connect internal 2.5 V reference to VREF pin

REFCON = 0x01;

//enable DAC0 operation

DAC0CON = 0x12;

//update DAC0DAT register with data 0xFFF

DAC0DAT = 0x0FFF0000;

采用匯編語言時：

DAC0CON[5] is cleared to update DAC0 using core clock (41.78 MHz) for fast update rate;

DAC0CON[1:0] is set to ‘10’ to use 0 V to VREF (2.5 V) output range

‘DAC0DAT = 0x0FFF0000’ can be compiled to assembly code with two instructions:

MOV?? R0, #0x0FFF0000

STR??? R0, [R1, #0x0604]

這兩條指令總共需要六個時鐘周期來執行，當內核時鐘頻率為41.78 MHz時對應的更新速率為7 MHz。因此，供電軌之間的時間延遲可以精確到144 ns。