運算放大器輸出級極限

　　運算放大器的軌至軌運行是指其輸入級或輸出級，或者是指其輸入級和輸出級。作為驅動 SAR ADC 輸入端的一個緩沖器，我們更關注的是運算放大器軌至軌的輸出能力。一般說來，該輸出能力表明了輸出級能夠接近電源軌的程度。該參數可在大多數低頻或 DC 輸出信號產品說明書中找到，因此更好地了解輸出擺幅能力，將有助于在既定條件下驅動 ADC 輸入端時，確定最佳工作點。

　　為了確定輸出級極限，應事先開展如下測量工作：對于電源電壓為 5V 的軌至軌運算放大器來說，輸入信號的偏移為 2.5V 或為電源電壓的一半。該運算放大器應事先在電壓跟隨器(或增益為 +1)配置中予以設置。峰至峰輸入 AC 信號振幅從0 提高到了 5V，達到了電源電壓電平。當輸出級達到其極限時，則可以顯示出不同的峰至峰輸出電壓在運算放大器輸出端的總諧波失真與噪聲 (THD+N) 的測量情況(請參閱圖 1)。

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　　圖 1：測量得出的運算放大器輸出信號

　　通常情況下，當信號振幅增大時，低頻信號 (1kHz)、總諧波失真保持不變。只有當輸出電壓和電源軌之間的差值低于 10mV 時，才會導致性能顯著下降。而當輸出信號頻率增加時，輸出電壓和電源電壓之間的差值也會隨之增大。對于 10kHz 的信號而言，當上述電壓差值低于 200mV時，相關性能才開始下降;對于 20kHz 的信號而言，當上述電壓差值低于 300mV 時，相關性能才開始下降;以此類推。如果要保持相關性能不變，當頻率增大時，則可減小輸出信號的擺幅。如欲了解有關的測量結果，敬請參閱圖 2。

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　　圖2：在不同的輸出信號情況下，測量得出的運算放大器失真

　　考慮到運算放大器的輸出級極限，這些測量結果將有助于我們確定 SAR ADC 電路的最佳工作點。正如在上述例子中，采用電源電壓為 5V 的 OPA365，在頻率為 150kHz，輸出信號高達 4.1VPP 時，仍能保持相關的性能不變。由于電源軌留有 450mV 的裕度，所以在 100kHz 的范圍內 OPA365 能輕而易舉的驅動信號。

　　RC 負載對運算放大器的影響

　　以前，我們曾證實，對于最佳的 AC 性能而言，運算放大器的輸出信號擺幅將會介于 450mV 和 4.55V 之間。用于驅動 SAR ADC 運算放大器的第二個重要參數就是要找出其驅動不同的 RC 負載的極限。為此，我們大力推薦在 ADC 輸入端采用 RC 濾波器來限制輸入噪聲的帶寬，并幫助運算放大器驅動由 SAR ADC 產生的開關電容負載。圖 3 表明了測試調整電路 (test setup circuit) 如何幫助我們確定具有 RC 負載的運算放大器的驅動極限。

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　　圖 3：測量運算放大器驅動 RC 負載的能力

　　首先，將 RC 電路的截止頻率定為 1.5MHz。這一頻率限額是以在未來設計中將要采用的 ADC 預期采集時間為基礎設定的。另外，如欲保持截止頻率不變，則應開展不同 RC 組合以及不同信號頻率的測量工作(請參閱圖 4)。

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　　圖4：在不同的 RC 情況下，測量得出的運算放大器失真情況

　　對于較低的頻率而言，我們則使用較小阻值的電阻或較大容量的電容器。當信號頻率增大時，阻值較大的電阻應與容量較小的電容器配合使用，以保持相關性能的穩定。對于在既定條件下的 OPA365 來說，我們發現，通過采用阻值為 50-100Ω 的電阻來改善性能并不令人滿意——尤其是對于更高的信號頻率而言，想通過采用阻值為 50-100Ω 的電阻來改善性能更是無濟于事。對于應用頻率 (applied frequency) 而言,我們可以采用阻值大于 100Ω 的電阻或容量小于 1nF 的電容器來保持 AC 性能的穩定。當選擇電阻的阻值和電容器的容量時，我們應遵循運算放大器的穩定性要求。

　　ADC 輸入的非線性特性

　　減小輸出電壓擺幅將有助于保持運算放大器的性能，但還應考慮信號的完整性及其對不同系統組件的影響。隨后可向 ADC 輸入端發送一個信號。圖 5 為常見的SAR ADC 輸入級。在流經輸入靜電放電 (ESD) 保護二極管之后，則可對一個采樣電容器和兩個場效應晶體管 (FET) 開關中的信號進行采樣。如果采用了理想的組件，本設計不會對采樣階段的運算放大器的驅動產生任何影響。

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　　圖 5：SAR ADC 的輸入級

　　遺憾的是，這些組件并非理想的解決方案(請參閱圖 6)，特別是臨近電源軌的等效負載非線性特性，向緩沖電路提出了新的挑戰。

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　　圖 6：SAR ADC 的運算放大器等效負載

　　減小從運算放大器至 ADC 輸入端的信號擺幅，將帶來諸多益處。在運算放大器的輸出端應用 5VPP的信號將減弱總諧波失真 (THD) ，尤其是當頻率較高時，更是如此。另外，在 SAR ADC 的輸入端應用 5VPP 的信號時，要求運算放大器擁有強大的驅動能力，特別是在接近電源電壓的情況下，尤為如此。以 2.5V 的偏移量，將信號電平從 5VPP 減小到 4.1VPP，將同時為正、負電源軌增加 450mV 的裕度。這種設置使運算放大器更易于在較高頻率的情況下，提供令人滿意的 THD。目前，ADC 等效輸入負載處于線性區域，從而使運算放大器更易于為采樣電容器充電。

　　需要考慮的另一個問題是：ADC 的滿量程衰減。在常見的 ADC 產品說明書中可以發現，轉換器的額定電源電壓為 5V，其額定滿量程 (FSR) 為一個 5VPP 的信號。請務必注意，ADC 的輸入 FSR 取決于應用參考電壓，您可以針對新的運行條件，對 FSR 進行調整。當使用的參考電壓為 2.5V 時，對于德州儀器 (TI) ADS8361 而言，在 2.5V 或 5VPP 時 FSR 輸入信號將為 ±2.5V。將參考電壓調整為 2.048V 后，在 2.5V 或 4.1VPP 時，新的(調整后的)FSR 輸入信號將為 ±2.048V。現在，在 4.1VPP 的輸入信號中，我們就擁有了一個全 16 位的轉換功能，而無需衰減動態范圍。

　　采集時間與吞吐率 (Throughput Rate) 之間的關系

　　當選擇 ADC 時，其中最重要的參數就是速度或吞吐率。這一參數是采集(采樣)時間和轉換時間的組合。而轉換時間是轉換器設計和用以實現轉換器功能的硅處理技術綜合作用的結果。當轉換時間的縮短超過產品說明書中規定的限額時，將嚴重影響 ADC 的性能。轉換時間通常是因所采用的最大外部時鐘的不同而不同的。另外，根據產品說明書中的有關說明，上佳的系統設計實踐可將外部時鐘保持在限額之內或將轉換時間盡量縮短。另一方面，一般說來，延長轉換時間并不能改善相關性能。

　　采集時間在 ADC 產品說明書中也作了明確的規定，采集時間決定著為采樣電容器充電的快慢，以達到規定的吞吐率。在采集時間臨近結束時，輸入采樣開關開啟，轉換過程隨即開始。在轉換周期即將結束時，從 ADC 所獲得的數據等同于轉換周期開始時(或采集周期結束時)采樣電容器上的電壓。請參閱圖 7。

　　不論 ADC 性能表現的如何卓越，如果沒有足夠的時間對采樣電容器進行全面的充電，那么轉換結果將會出現與實際模擬輸入信號不相符的情況。為了在系統設計期間控制上述參數，有兩種方法可供選擇：1)采用輸出阻抗低、運行速度快的運算放大器，或 2)在 ADC 模擬輸入端采用高截止頻率的 RC 濾波器。這種方法可導致運算放大器穩定性方面的問題，同時會給輸入模擬緩沖電路帶來較大的噪聲影響。或者，您也可以通過使用運行速度適中的運算放大器和較低截止頻率的 RC 濾波器，來延長轉換器的采集時間。

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　　圖 7：ADC 采集和轉換周期

　　ADS8361 的吞吐率為 500 kSPS，最高的外部時鐘頻率為 10MHz。轉換過程分為 16 個時鐘周期，或需要 1.6μs 才能完成。其中只有 0.4μs 用于模擬輸入信號采集過程。在滿量程為 5V 的 16 位系統中，需要對 ADC 輸入采樣電容器進行充電，使其達到輸入的信號電平值，并且誤差小于 38μV。對驅動運算放大器而言，這是一項很有挑戰性的工作：在 400ns 的時間內，將終值調整為小于 38μV。

　　這個問題可以通過延長采集時間來緩解。對于 ADS8361 而言，規定的轉換時間是采集時間的四倍。如果將采集時間延長三倍或 300%，那么我們將可以獲得轉換器最高吞吐率的 70%，或 357 kSPS。與通過降低對輸入信號緩沖電路的要求來獲得相關益處的做法相比較而言，這種犧牲速度的做法是可取的。表 1 表明：作為外部時鐘周期數的一個函數，ADS8361 采集時間的延長和相應吞吐率下降的情況。

　　表 1：一個采集時間函數的吞吐率

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　　優化 RC，以實現特定的頻率性能

　　現在您就可以獲得設計驅動電路的程序。首先，選擇適合您系統電源軌的運算放大器，并記錄下這種放大器的輸入和輸出極限，同時弄清楚 ADC 輸入范圍調整的可能性，以便更好地與運算放大器的性能相匹配。其次，確定適當的采集時間，并相應地設定系統時序。接下來，選擇 RC 電路中的相關數值，采集時間和 RC 濾波器時間常數之間的比率 (k) 取決于 ADC 的分辨率。最后，選擇具備足夠增益帶寬的運算放大器來驅動該 RC 電路，而且所選的運算放大器應具有適當的調整時間。對許多不同 SAR 轉換器的應用來說，該設計驅動電路的程序非常穩健而有效。然而，有時候作為能夠改善性能系統的 RC 濾波器的一些優化措施而言，這僅僅是一個開端。

　　例如，我們打算優化先前討論的電路。在探索如何優化 ADS8361 前端的輸入 RC 濾波器之前，我們需要確定有關的工作條件：所采用的輸入時鐘頻率為9.9968MHz，設定的采樣頻率為 199.936kSPS;由這兩個數值所產生的結果是，ADC 的轉換時間為 1.6μs，而采樣時間為 3.4μs。因此，對于這個 16 位的轉換器而言，我們就需要 12 個時間常數的外部 RC 濾波器來與相應的采集時間匹配。這種條件可將 RC 電路的帶寬設置為：

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　　其是：k =12，由此可以實現 562kHz 的帶寬。

　　對于一個低噪聲的系統而言，根據實際需要，可以采用盡可能高的帶寬。但是，也不要把帶寬設置得過高。因為帶寬越高，其所允許的噪聲也就越高，所以必須在 RC 設定時間和該帶寬之間取得一個平衡值。

　　為了確定 RC 濾波器的最佳值，我們曾使用過一個低輸出阻抗的信號源。圖 8 為用于測量的測試設置。

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　　圖 8：通過采用理想的信號源，選擇 RC 濾波器

　　采用這種設置，測量結果不會受到輸入緩沖器的影響。值得注意的是，最終計算結果應包括信號源的輸出阻抗。在所述示例中，該阻抗為 20Ω。如欲了解測量結果敬請參見圖 9-10。

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　　圖9：在不同的RC 常數時，測量得出的THD值

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　　圖10：在不同的RC 常數時，測量得出的SNR、SFDR 以及SINAD值

　　從這些測量結果中，我們發現，當 k = 7 時，可獲得最佳的 THD 值;而當 k = 6 時，可獲得最佳的 SFDR 值。并且還可以很直觀地看出，這些測量結果具有某種意義：因為 k 值越小，RC 濾波器的帶寬也就越低，從而降低了噪聲。然而，當 k 值變小時，我們發現性能也隨之降低。出現這種情況是因為時間常數太大，而且它不能對采樣電容器上的輸入電壓進行相應的設置，從而導致測量誤差的出現。

　　另外，從測量結果中我們還發現，設計程序 (procedure-chosen) 和最佳值之間的性能差異約為 2-3 dB。根據具體的應用情況不同，這種差異也許會很明顯，也許會不明顯。為什么在設計程序和最佳結果之間會出現差異呢?因為設計程序假定為 ADC 輸入采樣電容器充電時，出現了最糟糕的情況。因此，為調整時間設定了最保守的數值;而通過測試來實現優化性能，我們經常發現電路的運行條件并非最糟糕的，同時還發現，用于確定設計程序的一些假設必須予以修正。

　　結論

　　為了完成信號鏈的最終性能評估，我們選用當 k = 6.36 或截止頻率 = 298kHz 時的 RC 濾波器。在這種前提下，我們采用一只 2.2nF 的COG 型電容器和一只243Ω 的電阻。通過延長采集時間來降低 ADC 的運行速度，具有其它優點：即濾波器的截止頻率限制了 ADC 輸入信號的有效噪聲帶寬和運算放大器輸出信號的有效噪聲帶寬。

　　當采用 ADC 最高的采樣速度時，采集時間為 400ns。采用上述相同標準(k = 6.36)時，一階濾波器的有效噪聲帶寬為 4MHz。

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　　當采集時間由 400ns 延長至 3.4μs 時，有效噪聲帶寬則下降為 562kHz。

　　當選擇配置和組件值時，請采用上述測量所得出的結果。圖 11為最終調整圖。

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　　圖11：最終測量調整

　　通過對測量結果的比較，我們發現，設計信號鏈時，此程序是如此的重要。作為參考，我們采用了 ADS8361 產品說明書中的數值。接下來，我們將從測試中獲得的結果與 ADC 前端所選用的 RC 濾波器進行比較。從表 2 中我們看出，THD 性能出現了下降的現象，這種下降現象可以歸因于信號源(很顯然，這并不是用于描繪 ADS8361 特性的同一信號源)。最后需要進行比較的是，從整體解決方案中所得到的測量結果。該解決方案包括具有 RC 濾波器的 OPA365 以及 ADS8361。

　　表 2 最終測量結果的比較

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　　至此，您可以得出這樣的結論：對 ADC 轉換器前端的緩沖電路進行合理的設計并不會降低系統的性能。圖 12 為整個系統的 FFT 測量結果。

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　　圖12：整個信號鏈的測量結果

　　結論

　　我們介紹了 SAR 型 ADC 驅動電路的設計程序，這種驅動電路設計重點旨在運算放大器的要求以及優化運算放大器和 ADC 系統的若干技術。同時，我們還闡述了如何進一步優化 SAR 前端的 RC 電路，但是這些性能調整針對不用的應用而不同，因此，需要對其進行仔細斟酌。另外，我們還發現對 ADC 轉換器前端的緩沖電路進行合理的設計并不會降低系統的性能。