（文章來源：電子工程專輯）
? ? ? ?賽靈思為客戶提供相對靈活的domain-specific選擇，與下游客戶自己選擇做domain-specific的ASIC芯片，是兩套方案。在吳欣看來，像谷歌這樣有足夠業務規模，自己做芯片設計能夠促成應用層面足夠經濟效益的，畢竟還是少數。“而且谷歌的AI技術，也不是只需要一個TPU，它也需要我們的芯片，也需要x86。”所以并不是都會由自己去做。

半導體行業協會（SIA）2017年估算，針對新一代技術節點建工廠，配套制造設備，大約需要70億美元。在過去25年間，構建最新制程節點工廠的投入每年平均提升11%，如果加上工藝開發，則可將成本每年推升13%（2001-2014）。實際上，現如今參與最先進制程工藝制造的市場參與者已經只剩三家了。按照歷年數據，理想情況下如果這幾名參與者的市場份額均分，則企業復合年增長率約14%。這樣一來，和13%的成本提升兩相抵消，才產生了盈余。未來5nm、3nm的成本攀升還要持續。

“從 28/20nm開始，制造成本就開始上升得比較多。主要原因是多次曝光（multi-patterning）。以前還是用193nm的光刻技術。到了20nm，只能通過多次曝光去曝出這些比193nm自身小了很多的線條。這樣一來光刻的成本就增加了。簡單來說，本來是一次曝光，現在兩次：原來一個機臺一天可以做2000片wafer，若兩次曝光就只能做1000片了。一片wafer從頭到尾大概需要幾十步的光刻步驟，如果里面有一半需要兩次曝光，成本就增加了25%。”吳欣說。

除了人盡皆知的在3nm節點時期，FinFET轉向GAA，在結構上帶來的成本推升，“就光刻技術來說，整個業界花了二三十年的時間把EUV（極紫外光）做出來，今后幾代光刻都會使用EUV。在3nm以后，大概EUV本身就需要multi-patterning，或者加上High-NA（高數值孔徑）。EUV光刻機，一臺機臺就需要2億美金。臺積電、Intel的新工藝生產線都需要十幾臺這樣的設備。這些都是制造成本攀升的組成部分。”

“后端（BEOL）的金屬工藝，還需要有更新的技術來支持，金屬電阻挑戰性加強。”上面這張圖來自2017年Paul Besser在NCCAVS的講義，主要說的是銅線線寬與電阻（Rs）之間的關系。在其中的相應很窄線寬區域內，產生了較高的電阻。“這一層我們叫MD/VD，這一層的電阻大概會吃掉3%的性能。下一代縮一半，影響就擴大到6%，再下一代則增加到12%。所以技術進步的好處都會被它吃掉，我們就需要有新的技術工藝，或者新的架構來解決問題。”

上面這些說的還只是制造成本，在設計成本上。“以前工藝迭代，我們設計芯片，只需要了解65nm比90nm小多少，我們直接把90nm上的設計，拿到65nm工藝上，重新設計一下馬上就能做，整個過程半年、一年就完成了。但現在，7nm和16nm有很多不一樣的地方，不能把16nm的設計直接放到7nm里面去用，從架構到設計，到后面每部分工作都不一樣——唯有重新優化才能做到最好的優化。”

”設計越來越復雜，設計周期變長，需要的人員變多。做設計，過去可能只需要1年，現在就需要2年；參與芯片設計的人員過去可能是1000人，現在變成2000人（或4000人/年），成本提升到4倍。這對芯片設計而言就成了很大的負擔。必須要有足夠多的錢和人才，才能把芯片做出來。”

“現在和過去相比，每一代增加至少30-50%的設計成本。要自己做芯片，要準備好4000人/年，做出來之后4000人還要再做下一代。有多少業務能夠承受這樣的設計成本？”“有多少企業能夠自己做芯片？即便谷歌，TPU部門也并不是很大，遠不到自己設計、維持、運營的程度，其它的芯片供應商在這方面在為谷歌提供服務，這也是因為谷歌有錢，并不是人人都能做。”“甚至不光是設計團隊的問題，現在做一套7nm mask就將近上千萬美元一套。”

“以前一年超過幾十萬顆的量，你就可以自己做ASIC，但現在不是，沒有幾百幾千萬，沒有那么大的芯片需求量，最終是不劃算的。采用FPGA，或自己做芯片，這個成本收益的對接點正越來越靠后。”