仿真測(cè)試程序

仿真圖

12進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案四：異步十二進(jìn)制加減法計(jì)數(shù)器設(shè)計(jì)2

VHDl設(shè)計(jì)思路

設(shè)計(jì)中，clk 是時(shí)鐘輸入端，上升沿有效;updn 為計(jì)數(shù)方式控制端，updn=“1”時(shí)作加法計(jì)數(shù)，updn=“0”時(shí)作減法計(jì)數(shù); c 是進(jìn)位/借位輸出端; c0 為個(gè)位最高位輸出。在計(jì)數(shù)工作之前，個(gè)位q 和十位k 全部置0。個(gè)位由時(shí)鐘上升沿觸發(fā)加/減1，十位由個(gè)位的進(jìn)位/借位觸發(fā)，從而實(shí)現(xiàn)十位的變化，即異步可逆計(jì)數(shù)。當(dāng)updown=“1”時(shí)，計(jì)數(shù)器進(jìn)行加法計(jì)數(shù)，個(gè)位從“0”依次計(jì)數(shù)到“9”，進(jìn)位，十位由“0”到“1”，當(dāng)計(jì)數(shù)到11時(shí)清零;同理，當(dāng)updown=“0”時(shí)，計(jì)數(shù)器進(jìn)行減法計(jì)數(shù)。

程序設(shè)計(jì)