極低抖動頻率綜合器的多速率時間戳建模
繼實現振蕩器閃爍相噪理論統一后，我們再次實現頻率綜合器的相噪理論一統。
引入全新的 “雙z變量多速率時間戳建模”，將幾乎全部頻率鎖定技術（特別是極低抖動，高帶寬），如：亞/采樣模擬PLL，全數字PLL，注入鎖定/電荷分享鎖定，納入到統一的理論框架，為設計6G通信所需的sub-50fs抖動頻綜，提供系統的理論指導。
我們認為，基于ADC的ADPLL和電荷分享鎖定技術，將是極低抖動的先進CMOS工藝頻綜的重要發展趨勢。
（特別地，基于新模型，我們厘清了經典架構 “亞采樣鎖相環” 中長期存在的關于 “電荷泵噪聲不被放大N^2倍” 的理論迷思(myth)。）
1.雙z變量多速率時間戳建模基礎
2.極低抖動，高帶寬APLL建模
3.電荷分享鎖定，注入鎖定建模
4.計算結果和時域仿真結果驗證
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