1.

硅基調(diào)頻連續(xù)波雷達(dá)信號源技術(shù)綜述

調(diào)頻連續(xù)波毫米波雷達(dá)能夠具有全天候、探測距離遠(yuǎn)以及可同時測量目標(biāo)距離和相對速度等特點，是無人駕駛汽車應(yīng)用的最關(guān)鍵傳感器之一。隨著半導(dǎo)體技術(shù)的快速發(fā)展，硅基工藝在成本和集成度方面的巨大優(yōu)勢使硅基調(diào)頻連續(xù)雷達(dá)吸引了來自學(xué)術(shù)界和工業(yè)界的大量研究。做為系統(tǒng)的核心組件，調(diào)頻連續(xù)波雷達(dá)信號源技術(shù)的發(fā)展水平直接決定了調(diào)頻連續(xù)波雷達(dá)所能實現(xiàn)的功能和性能。

清華大學(xué)微納電子系池保勇、鄧偉和賈海昆課題組對硅基調(diào)頻連續(xù)波雷達(dá)信號源技術(shù)的研究現(xiàn)狀和發(fā)展趨勢進(jìn)行了綜述。在今后的發(fā)展趨勢中，大掃頻帶寬、快速掃頻和低頻率誤差調(diào)頻連續(xù)波雷達(dá)信號源技術(shù)值得重點關(guān)注。

圖. 清華大學(xué)課題組研發(fā)的2發(fā)3收77GHz CMOS毫米波雷達(dá)芯片和樣機。

Silicon-based FMCW signal generators: A review

Wei Deng, Haikun Jia, Baoyong Chi

J. Semicond. 2020, 41(11): 111401

doi: 10.1088/1674-4926/41/11/111401

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2.

模擬與混合信號CMOS集成鎖相環(huán)芯片設(shè)計技術(shù)綜述

CMOS全集成鎖相環(huán)（Phase-Locked Loop, PLL）是現(xiàn)代片上系統(tǒng)（System-on-Chip, SoC）集成電路芯片中必不可少的重要組成部分，其廣泛用于SoC中數(shù)字電路系統(tǒng)時鐘生成，高速有線通信數(shù)據(jù)調(diào)制時鐘生成，以及無線通信載波信號生成。近年來，隨著CMOS技術(shù)的不斷發(fā)展，集成電路工藝節(jié)點的持續(xù)推進(jìn)，全數(shù)字鎖相環(huán)（All-Digital PLL, ADPLL）開始變得流行起來。其主要原因為數(shù)字電路在先進(jìn)CMOS工藝條件下具有比模擬電路更靈活的可擴展性、更好的跨工藝設(shè)計可移植性和更小的面積等優(yōu)勢。

但是，相較于廣泛應(yīng)用的模擬與混合信號鎖相環(huán)（Analog and Mixed-Signal PLL, AMS-PLL）而言，ADPLL由于存在量化噪聲，且對電源噪聲更加敏感，因此，ADPLL通常具有比AMS-PLL更高的輸出信號抖動(jitter)。該問題限制了ADPLL在需要生產(chǎn)極低時鐘抖動的應(yīng)用場景中的應(yīng)用，包括高性能處理器、5G無線通信、高速有線通信（比如56/112Gbps高速通信）以及下一代以太網(wǎng)通信等應(yīng)用。因此，即使目前工藝節(jié)點尺寸已經(jīng)到10nm以下，AMS-PLL依然是目前多數(shù)應(yīng)用中的優(yōu)先選擇。

中國科學(xué)院半導(dǎo)體研究所張釗研究員等對AMS-PLL的基本電路結(jié)構(gòu)和基本原理、主要研究問題、目前研究進(jìn)展做了全面介紹，讓有關(guān)科研及工程技術(shù)人員能夠全面了解AMS-PLL的基礎(chǔ)、電路設(shè)計的常見問題以及主流解決辦法。同時，在全面介紹AMS-PLL的基礎(chǔ)上，根據(jù)不同應(yīng)用場景，對不同結(jié)構(gòu)的AMS-PLL作了優(yōu)缺點分析與對比，為有關(guān)芯片設(shè)計人員根據(jù)自身所需指標(biāo)需求合理進(jìn)行AMS-PLL結(jié)構(gòu)選型提供參考與指導(dǎo)。

本綜述論文主要包括以下內(nèi)容：1、簡要回顧AMS-PLL中最常用的電荷泵型鎖相環(huán)（Charge-Pump based PLL, CPPLL）的基本原理；2、總結(jié)基本型CPPLL中存在的技術(shù)問題；3、系統(tǒng)回顧現(xiàn)有提升CPPLL性能的技術(shù)；4、簡要介紹近年來開始成為研究熱點的新型結(jié)構(gòu)極低抖動AMS-PLL，包括注入鎖定鎖相環(huán)（Injection-Locked PLL, ILPLL）、亞采樣鎖相環(huán)（Sub-Sampling PLL, SSPLL）和采樣鎖相環(huán)（Sampling PLL, SPLL）；5、分析與對比前面介紹的4種AMS-PLL結(jié)構(gòu)，并據(jù)此討論在不同應(yīng)用背景下進(jìn)行AMS-PLL結(jié)構(gòu)選型的考慮，為有關(guān)芯片設(shè)計人員根據(jù)自身所需指標(biāo)需求合理進(jìn)行AMS-PLL結(jié)構(gòu)選型提供參考與指導(dǎo)。

圖1. 四種AMS-PLL電路結(jié)構(gòu)框圖：（a）CPPLL, (b) ILPLL, (c), SSPLL, (d)SPLL。

CMOS analog and mixed-signal phase-locked loops: An overview

Zhao Zhang

J. Semicond. 2020, 41(11): 111402

doi: 10.1088/1674-4926/41/11/111402

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3.

高能效高精度SAR ADC中的誤差抑制技術(shù)

作為現(xiàn)實模擬世界與數(shù)字世界之間的接口，模數(shù)轉(zhuǎn)換器（ADC）在眾多電子系統(tǒng)中有著廣泛而關(guān)鍵的應(yīng)用。近年來蓬勃發(fā)展的物聯(lián)網(wǎng)技術(shù)對低成本、高能效、高精度ADC提出了巨大的需求。逐次逼近型（SAR）ADC因為其結(jié)構(gòu)簡單、功耗低、對先進(jìn)工藝兼容性好等優(yōu)勢，成為近年來該領(lǐng)域一個非常熱門的架構(gòu)。然而，傳統(tǒng)SAR難以實現(xiàn)高精度，這主要受限于以下幾個關(guān)鍵的誤差來源：

（1）采樣噪聲。長期以來，學(xué)術(shù)界公認(rèn)的ADC采樣噪聲極限是kT/C，要想降低采樣噪聲，唯一的辦法就是增加采樣電容，然而大采樣電容會給ADC的輸入驅(qū)動電路和基準(zhǔn)緩沖電路帶來很大的功耗和設(shè)計復(fù)雜度。

（2）比較器噪聲。比較器噪聲是限制SAR ADC信噪比的最主要因素之一。降低6dB的比較器噪聲，需要將比較器的功耗增大四倍，這將嚴(yán)重影響ADC整體的能效。

（3）數(shù)模轉(zhuǎn)換器（DAC）失配。DAC會給ADC帶來非線性失真的問題，限制了ADC的精度；而且，隨著集成電路工藝的演進(jìn)，器件尺寸越小越小，DAC失配的問題將更加嚴(yán)重。

近年來，清華大學(xué)電子系孫楠教授課題組提出了一系列新型ADC架構(gòu)和電路技術(shù)，致力于降低SAR ADC中的這些關(guān)鍵誤差因素，實現(xiàn)高能效高精度的SAR ADC。

針對采樣噪聲的問題，孫教授課題組提出了連續(xù)時間SAR架構(gòu)、kT/C噪聲抵消技術(shù)、噪聲頻譜密度和帶寬解耦技術(shù)，打破了kT/C噪聲極限，使得ADC的采樣電容尺寸可以大幅降低而不會帶來巨大的噪聲代價，進(jìn)而有效緩解了輸入驅(qū)動電路和基準(zhǔn)緩沖電路的負(fù)擔(dān)。

圖1. 可抵消kT/C噪聲的SAR ADC。

針對比較器噪聲的問題，孫教授課題組提出了多種新穎的噪聲整形SAR ADC技術(shù)，包括無源噪聲整形、無源增益產(chǎn)生以及閉環(huán)動態(tài)放大器等。這些技術(shù)不依賴于傳統(tǒng)的靜態(tài)放大器就可以實現(xiàn)優(yōu)異的噪聲整形特性，具有低功耗、高PVT穩(wěn)定性等特性。

圖2. 無源噪聲整形SAR ADC。

針對DAC失配的問題，孫教授課題組提出了高階DAC失配誤差整形技術(shù)，其硬件復(fù)雜度低、整形能力強，并可廣泛應(yīng)用于低通、高通、帶通ADC中。同時，課題組還提出了用數(shù)字預(yù)測的方法來解決適配誤差整形技術(shù)帶來的動態(tài)范圍損失的問題。

圖3. 二階DAC失配誤差整形技術(shù)。

本文提出的一系列技術(shù)可有效提高SAR ADC的精度，同時保證其高能效的特性，在無線通信、物聯(lián)網(wǎng)、生物醫(yī)療電子等領(lǐng)域有著廣闊的應(yīng)用前景。隨著研究者們對該領(lǐng)域的持續(xù)深入研究，作者相信在將來的高精度ADC設(shè)計中，SAR將成為ΔΣ以外的一個極具吸引力的可選架構(gòu)。

Error suppression techniques for energy-efficient high-resolution SAR ADCs

Jiaxin Liu, Xiyuan Tang, Linxiao Shen, Shaolan Li, Zhelu Li, Wenjuan Guo, Nan Sun

J. Semicond. 2020, 41(11): 111403

doi: 10.1088/1674-4926/41/11/111403

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4.

高速高精度電流舵型DAC綜述

數(shù)模轉(zhuǎn)換器用于將數(shù)字信號轉(zhuǎn)換成模擬信號，作為連接數(shù)字世界和模擬世界的重要橋梁，其應(yīng)用十分廣泛，在有線及無線通信、數(shù)字信號處理、儀表測控、醫(yī)療及軍工等領(lǐng)域發(fā)揮著重要作用。隨著5G等現(xiàn)代通信技術(shù)的快速發(fā)展，系統(tǒng)對數(shù)據(jù)傳輸速率、帶寬及精度均提出了更高的要求，所以對DAC采樣速率與分辨率的高要求經(jīng)常成為系統(tǒng)性能提升的瓶頸。

中國科學(xué)院微電子所周磊研究員等回顧了近年來國內(nèi)外報道的關(guān)于高速高精度DAC的優(yōu)秀成果，從電流舵型DAC的結(jié)構(gòu)入手，介紹了各部分典型的電路實現(xiàn)與改良技術(shù)。對其中最具代表性/性能最佳的部分成果以圖表的形式進(jìn)行了更詳細(xì)和深入的匯總與比較。

本文比較全面和詳實地介紹了國內(nèi)外關(guān)于高速高精度DAC的優(yōu)秀成果與代表性技術(shù)，對讀者了解電流舵型DAC的架構(gòu)以及最新研究進(jìn)展有一定幫助。

A survey of high-speed high-resolution current steering DACs

Xing Li, Lei Zhou

J. Semicond. 2020, 41(11): 111404

doi: 10.1088/1674-4926/41/11/111404

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5.

數(shù)字低壓差穩(wěn)壓器技術(shù)的回顧和展望

在高能效的片上系統(tǒng)（SoC）中，資源的高度動態(tài)分配，對電源管理的粒度提出了要求。細(xì)粒度電源管理要求每個電源域都用單獨的電壓穩(wěn)壓器供電，這要求穩(wěn)壓器具有全集成、低壓差、中等電源抑制等特點。

傳統(tǒng)的模擬低壓差穩(wěn)壓器（LDO）只能工作在較高輸入電壓和壓差的情況下，難以使用于高能效系統(tǒng)中。相反的，數(shù)字LDO完美的克服了上述缺點。但是，數(shù)字LDO自身離散采樣的特性，使得其響應(yīng)速度較慢，電源抑制性能遠(yuǎn)遜模擬LDO。

澳門大學(xué)黃沫教授課題組長期進(jìn)行數(shù)字LDO技術(shù)的研究，并發(fā)表了相關(guān)成果。本文中，作者首先對數(shù)字LDO研究背景進(jìn)行了介紹。其次，在低電壓工作和工藝伸縮性、功耗-速度折中、穩(wěn)定性、電源抑制等方面，對模擬和數(shù)字LDO進(jìn)行了比較。然后，作者對數(shù)字LDO中的量化器設(shè)計技術(shù)，PID控制技術(shù)，電源抑制比提升技術(shù)等方面進(jìn)行了文獻(xiàn)回顧和分析。最后，作者展望了數(shù)字LDO的未來發(fā)展方向。

隨著細(xì)粒度電源管理需求的深化，數(shù)字LDO技術(shù)必將繼續(xù)發(fā)展。其中，將數(shù)字控制算法、包括深度學(xué)習(xí)等技術(shù)應(yīng)用其中，將是后續(xù)發(fā)展的潛在方向；另外，可全面綜合的數(shù)字LDO也將是一個有趣的方向。

A comparative study of digital low dropout regulators

Mo Huang, Yan Lu, Rui P. Martins

J. Semicond. 2020, 41(11): 111405

doi: 10.1088/1674-4926/41/11/111405

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6.

有源準(zhǔn)環(huán)形器研究

移動電子產(chǎn)品對高速數(shù)據(jù)需求的日益增長促使通信電路與系統(tǒng)必須具有更寬的帶寬和更高的數(shù)據(jù)傳輸速率。多頻帶無線通信系統(tǒng)由于能夠以更高數(shù)據(jù)速率實現(xiàn)大數(shù)據(jù)傳輸，在現(xiàn)代通信系統(tǒng)中得到了廣泛應(yīng)用。環(huán)形器作為三端口非互易元件通常用在射頻和微波系統(tǒng)中，實現(xiàn)發(fā)射信號與接收信號的隔離。環(huán)形器作為多頻帶無線通信系統(tǒng)的天線接口模塊，應(yīng)具有在多個頻率下工作的能力，即具有在寬帶下工作的能力，同時還需要提高發(fā)射端至接收端的高隔離度，以降低發(fā)射信號對接收信號的干擾。傳統(tǒng)無源環(huán)形器通?；阼F氧體設(shè)計，鐵氧體價格昂貴、體積大、難以集成，設(shè)計有源環(huán)形器可以提高通信系統(tǒng)的集成度，減小體積和價格。有源準(zhǔn)環(huán)形器是有源環(huán)形器的一種，不存在接收端至發(fā)射端的傳輸路徑。目前有源環(huán)形器的研究主要集中在有源準(zhǔn)環(huán)形器上，已有的研究成果多為窄帶有源準(zhǔn)環(huán)形器，在寬帶上實現(xiàn)發(fā)射端至接收端的高隔離度是有源準(zhǔn)環(huán)形器的設(shè)計難點之一。

為了突破有源準(zhǔn)環(huán)形器寬帶和高隔離度不可兼得的瓶頸，西安交通大學(xué)耿莉教授課題組的唐炳俊博士提出并設(shè)計實現(xiàn)了反饋結(jié)構(gòu)、雙路結(jié)構(gòu)和改進(jìn)型雙路結(jié)構(gòu)有源準(zhǔn)環(huán)形器。首先，在基本的有源環(huán)形器結(jié)構(gòu)上增加負(fù)反饋通路，設(shè)計的負(fù)反饋有源準(zhǔn)環(huán)形器的帶寬達(dá)到了6 GHz，隔離度提高至27 dB。為了進(jìn)一步提高隔離度、降低插損，課題組又提出了雙路有源準(zhǔn)環(huán)形器結(jié)構(gòu)，增加了一條與已有抵消路徑結(jié)構(gòu)一致的抵消路徑，該結(jié)構(gòu)不僅拓寬了有源準(zhǔn)環(huán)形器的寬帶、提高了隔離度，同時也提升了工藝、電壓及溫度（PVT）魯棒性。

芯片測試結(jié)果表明，隔離度相較于反饋結(jié)構(gòu)提升了9 dB，而插入損耗降低了3 dB。隨后，進(jìn)一步將應(yīng)用于低噪聲放大器的噪聲抵消技術(shù)運用到有源準(zhǔn)環(huán)形器的設(shè)計中，降低了噪聲，同時，加入了對稱隔離緩沖器，有效降低了插入損耗。芯片測試結(jié)果表明，在隔離度保持不變的情況下，該有源準(zhǔn)環(huán)形器的插入損耗比雙路結(jié)構(gòu)降低了6 dB，噪聲系數(shù)降低了8 dB，工作帶寬提升了1 GHz。三款有源準(zhǔn)環(huán)形器分別在國際會議IEEE國際無線會議 (IWS)和國際期刊IEEE微波和無線元件通訊（MWCL）上發(fā)表，同時申請了國家發(fā)明專利。

有源環(huán)形器芯片的開發(fā)和應(yīng)用將進(jìn)一步減小通信系統(tǒng)的體積和成本。開發(fā)具有我國自主知識產(chǎn)權(quán)、面向5G和多頻帶無線通信應(yīng)用的有源環(huán)形器芯片，對提高我國通信產(chǎn)品的競爭力具有重要的意義。

A survey of active quasi-circulators

Bingjun Tang, Li Geng

J. Semicond. 2020, 41(11): 111406

doi: 10.1088/1674-4926/41/11/111406

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7.

全自動模擬版圖設(shè)計面臨的挑戰(zhàn)和機遇

近年來，隨著包含物聯(lián)網(wǎng)、5G通信、智能計算、醫(yī)療電子等各種新興應(yīng)用的快速成長，市場對模擬集成電路的需求也在快速增加。在模擬集成電路設(shè)計中，后端版圖一直是手動繁瑣、耗時且易出錯的工作。由于日趨復(fù)雜的設(shè)計規(guī)則，這個趨勢在先進(jìn)工藝中尤為明顯，極大限制了芯片開發(fā)速度。盡管近年來，科研工作者在模擬集成電路版圖自動化領(lǐng)域不斷努力，但受限于模擬電路本身的復(fù)雜性，其與數(shù)字后端設(shè)計輔助相比仍有很大的差距。模擬電路涉及較多特定的電路類別，并往往需要對每種架構(gòu)進(jìn)行針對性優(yōu)化。此外，模擬版圖對信號耦合、整體布局和工藝變化較為敏感。電路性能可能會因版圖實現(xiàn)中的微小變化而顯著下降。此外，學(xué)術(shù)界目前尚缺能夠有效模擬版圖對性能的影響的方法。這些都對模擬版圖自動化設(shè)計提出了重大挑戰(zhàn)。

德州大學(xué)奧斯汀分校David Z. Pan課題組概述了當(dāng)前的模擬/混合信號集成電路版圖設(shè)計自動化方法，研究趨勢以及模擬版圖自動化的新愿景。文中首先回顧了三種主流的模擬集成電路布局布線方法和相關(guān)框架，包括可綜合模擬電路設(shè)計、基于過程的布局布線技術(shù)、和基于優(yōu)化的版圖自動設(shè)計方法；然后介紹了學(xué)術(shù)界的一些最新進(jìn)展，重點包括具有機器學(xué)習(xí)和統(tǒng)計功能的算法；最后在文中對未來EDA開發(fā)中的開放性問題和趨勢提出了看法。

文章介紹到，隨著開源EDA軟件社區(qū)的成熟與機器學(xué)習(xí)算法的進(jìn)步，最近幾年來，模擬電路版圖自動化領(lǐng)域取得了快速的進(jìn)步。其中，以德州大學(xué)的MAGICAL、加州大學(xué)的BAG和明尼蘇達(dá)大學(xué)的ALIGN為代表，開源模擬電路版圖自動化已經(jīng)成功證明了自身能夠做到較為復(fù)雜的模擬、數(shù)字混合信號集成電路系統(tǒng)的版圖設(shè)計。文章還著重展望了今后幾年此領(lǐng)域的研究重點和挑戰(zhàn)。文章指出，通過流片與測量驗證，將會是將學(xué)術(shù)界研究轉(zhuǎn)換為工業(yè)實際工具的重要一步。

Challenges and opportunities toward fully automated analog layout design

Hao Chen, Mingjie Liu, Xiyuan Tang, Keren Zhu, Nan Sun, David Z. Pan

J. Semicond. 2020, 41(11): 111407

doi: 10.1088/1674-4926/41/11/111407

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研究論文

1.

基于VCO比較器振蕩數(shù)的自適應(yīng)多旁路窗在SAR ADC中的應(yīng)用

模數(shù)轉(zhuǎn)換器（ADC）是模擬集成電路的核心問題之一，也是我國“卡脖子”的重大需求領(lǐng)域。近年來，逐次逼近（SAR）型ADC由于其高度數(shù)字化、功耗低、可并行等特點，在先進(jìn)工藝下得到了長足的發(fā)展，并在高速領(lǐng)域逐步取得明顯的優(yōu)勢。但受制于器件匹配，SAR ADC的高精度設(shè)計一直是個難題。而低功耗、低延遲、中高精度的ADC在傳感器和自動控制系統(tǒng)中扮演著不可或缺的角色。

隨著半導(dǎo)體工藝技術(shù)的發(fā)展，先進(jìn)CMOS 工藝的特征尺寸與最大供電電壓均在逐年下降。數(shù)字電路在功耗和工作速度方面相對較模擬電路在先進(jìn)CMOS 工藝中獲得了非常大的優(yōu)勢。對于模擬電路來說，特征尺寸的減小會導(dǎo)致CMOS 管的本征增益降低，低電壓會帶來噪聲與電壓裕度問題。

因此數(shù)字化模擬電路成為了一個熱門的研究領(lǐng)域。因為比較器是電荷重分配SAR ADC 系統(tǒng)中唯一的模擬電路，所以將電壓域的比較器替換成時間域的電路就能實現(xiàn)SAR ADC 的數(shù)字化。VCO比較器可以將電壓差異轉(zhuǎn)化為時間差異，如果輸入信號電壓差較大，則基于VCO 的比較器僅需要消耗少量的能量就能得出比較結(jié)果；如果輸入信號電壓差較小，則該比較器可以實現(xiàn)低噪聲的性能?；赩CO 的比較器在得出比較結(jié)果的時候，其所需要消耗的振蕩周期數(shù)與輸入信號的電壓范圍有一定的關(guān)系。

電子科技大學(xué)低功耗集成電路與系統(tǒng)研究所李強教授團隊首先利用隨機過程理論對VCO比較器的噪聲特性進(jìn)行了理論分析，得到閉環(huán)VCO比較器行為的解析解，發(fā)現(xiàn)VCO比較器會因為噪聲原因而在沒有達(dá)到足夠多的振蕩次數(shù)之前停止振蕩，會降低比較器的噪聲性能。VCO比較器每一個不同的振蕩次數(shù)均對應(yīng)一個不同的電壓范圍，但此對應(yīng)關(guān)系對PVT敏感，自適應(yīng)旁路窗技術(shù)則是通過窗寬度檢測技術(shù)得到在PVT變化的情況下的合適的旁路窗，使系統(tǒng)可以跳過正確的逐次逼近周期數(shù)。在較高速的高精度ADC中，參考電壓的變化會導(dǎo)致錯誤的輸出，為了避免使用過大面積的片上去耦電容來穩(wěn)定參考源，論文提出一種用于旁路窗邏輯的分裂-重組冗余算法來糾正錯誤的結(jié)果。

本論文展示了一款12-bit 30-MS/s的SAR ADC，使用40nm CMOS工藝進(jìn)行了仿真，在30MS/s 采樣率、1.1V 供電電壓以及tt corner 下的總功耗為0.38W，SFDR 達(dá)到85.35dB，ENOB 為11.12 位，品質(zhì)因子為5.69 fJ/conversion-step。該項工作證明自適應(yīng)旁路窗邏輯和用于旁路窗邏輯的分裂-重組冗余算法這兩種技術(shù)都可以有效降低電路功耗和提高電路速度。未來還可以深度挖掘振蕩信息，進(jìn)一步提高ADC 的動態(tài)性能，比如利用一些統(tǒng)計學(xué)方法得到的ENOB 甚至可以超過ADC 本身的分辨率，但這就需要對VCO-based 比較器的原理比如相位噪聲等進(jìn)行更深刻的分析。

A 12-bit 30-MS/s VCO-based SAR ADC with NOC-assisted multiple adaptive bypass windows

Xiangxin Pan, Xiong Zhou, Sheng Chang, Zhaoming Ding, Qiang Li

J. Semicond. 2020, 41(11): 112401

doi: 10.1088/1674-4926/41/11/112401

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2.

適用于高頻DC-DC轉(zhuǎn)換器的快速瞬態(tài)響應(yīng)技術(shù)

隨著對高性能計算不斷增長的需求，現(xiàn)代微處理器的電流消耗和電流變化速率都大大增加。由于負(fù)載變化而引起的大而快速的電流變化會導(dǎo)致大的電源電壓下降，從而導(dǎo)致處理器嚴(yán)重的性能下降甚至停止工作。為了緩解該問題，向處理器供電的DC-DC轉(zhuǎn)換器應(yīng)具有快速的瞬態(tài)響應(yīng)，以便減少輸出電壓降低的幅度和持續(xù)時間。

中國科學(xué)技術(shù)大學(xué)程林教授課題組提出了一種快速負(fù)載瞬態(tài)響應(yīng)的補償器,使得即使使用簡單的電壓型 PWM 控制模式，也可以將轉(zhuǎn)換器的瞬態(tài)響應(yīng)速度提高到接近理論上的最快速度，顯著降低了電路的復(fù)雜度；同時在此補償器基礎(chǔ)上提出了一種數(shù)字線性調(diào)整器(digital linear regulator)輔助的混合控制模式(hybrid scheme)，利用該技術(shù)設(shè)計了一款Buck DC-DC芯片,測試結(jié)果顯示了其瞬態(tài)響應(yīng)性能得到進(jìn)一步的顯著提高，取得了125ns/1.25A的瞬態(tài)跳變響應(yīng)速度。

本文所提出的快速瞬態(tài)響應(yīng)技術(shù)可以廣泛應(yīng)用于各種高頻DC-DC轉(zhuǎn)換器，能有效提高轉(zhuǎn)換器的負(fù)載瞬態(tài)響應(yīng)速度。

圖1. 本文設(shè)計的Buck DC-DC轉(zhuǎn)換器系統(tǒng)框圖。

圖2. 負(fù)載瞬態(tài)響應(yīng)測試圖。

Fast-transient techniques for high-frequency DC–DC converters

Lin Cheng, Kui Tang, Wang-Hung Ki, Feng Su

J. Semicond. 2020, 41(11): 112402

doi: 10.1088/1674-4926/41/11/112402

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責(zé)任編輯：xj

原文標(biāo)題：半導(dǎo)體學(xué)報2020年第11期——模擬和數(shù)模混合集成電路?？?/p>

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