目前，推動半導體行業(yè)發(fā)展的方式主要有兩種，一個是尺寸縮小，另一個是硅片直徑增大。由于硅片直徑增大涉及整條生產線設備的更換，因此目前主要發(fā)展路線是尺寸的縮小。除此之外，利用成熟特色工藝及第三代半導體材料改進半導體產品的性能也被企業(yè)大量采用，這將開辟摩爾定律的另一片新的天地。

臺積電、三星角力先進工藝

據悉，臺積電3納米工廠已經通過環(huán)境評測，依據原定時程，全球座3納米工廠，可望在2020年動工，2022年年底量產。

此外，由于三星在臺積電之前搶先公布它的3納米將采用環(huán)柵FinFET的納米片結構，兩家3納米制程戰(zhàn)爭一觸即發(fā)。另有消息報道，臺積電仍沿用升級版的FinFET架構，可能采用遷移率更高的材料，而非環(huán)柵納米片結構。

兩家在不同的工藝與架構問題方面各自大作文章，其中的關鍵是要找出性能瓶頸之所在，然后以成本效益的方式使用工具來分別解決這些瓶頸。無論是I/O、內存接口還是過熱的邏輯塊，系統的運行速度都只能與該系統中最慢的組件一致。

其實，先進封裝也是解決方案之一。在某些情況下，前道工藝的每一節(jié)點的進步都可能需要一個完全不同的體系結構與之配合。它可能是更多的軟硬件協同設計，與整個設計優(yōu)化為一個系統。如果有一種一致的方法來描述這些設備并將它們連接在一起，那么釆用chiplet等方法可以更節(jié)省時間。

目前至少有六種主流的芯片/小芯片組合方式，還有更多的正在進行中，不難想象每個芯片供應商會根據價格、功耗、性能甚至地區(qū)標準快速地提供定制解決方案。因此，雖然應用于高性能計算（HPC）及5G開發(fā)的芯片可能需要最新的2nm制程，但是與它配套的可能是16nm的SerDes、28nm電源模塊和40nm安全芯片等，同時它們將集成在一體。

成本是關鍵因素

在半導體行業(yè)中，成本因素是非常關鍵的。有數據顯示，7nm工藝的研發(fā)費用需要至少3億美元，5nm工藝平均要5.42億美元，3nm、2nm的工藝起步價大約在10億美元左右。

據最新的消息，臺積電原定于2020年6月試產的3nm工藝芯片，由于疫情原因可能將推遲到10月。臺積電3nm工藝的總投資高達1.5萬億元新臺幣，約合500億美元。目前在建廠方面至少已經花費200億美元，可見投入之龐大。

近日臺積電正式披露了其最新3nm工藝的細節(jié)詳情，它的晶體管密度達到了2.5億個/mm2。與5納米相比，功耗下降了25%～30%，并且功能提升了10%～15%。

臺積電重申，從7nm到5nm，再到未來的3nm，每一個節(jié)點都是全節(jié)點的提升。這不同于競爭對手的每一個節(jié)點都僅是部分性能的優(yōu)化，并非全節(jié)點的性能提升。因此對于未來3nm制程方面的競爭，臺積電是信心滿滿。

臺積電還談到2nm工藝技術進展，公司采用FinFet第六代技術平臺開發(fā)3nm技術的同時，也已開始進行2nm制程技術研發(fā)，并針對2nm以下技術進行探索性研究。

對于極紫外光（EUV）技術，要減少光刻機的掩膜缺陷及制程堆疊誤差，并降低整體成本。臺積電表示，今年在2nm及更先進制程上，將著重于改善極紫外光技術的品質與成本。

半導體尺寸縮小遠非有EUV光刻機就能實現的。嚴格地說，到3nm時，可能釆用現有的FinFET架構也無法達到，需要從器件的架構、工藝變異、熱效應、設備與材料等方面綜合解決。

由于HPC及5G等市場的需求，半導體業(yè)向3nm過渡已成定局，臺積電及三星兩家已經承諾，至多時間上有可能推遲。2nm的現實可能性也極大。由于費用過高及許多技術上的難點無法解決，外加必須有高端設備及材料的支持，所以1nm能否實現目前尚無法預言。但是半導體尺寸縮小的終點遲早會來臨。